| 致谢 | 第9-11页 |
| 摘要 | 第11-12页 |
| ABSTRACT | 第12-13页 |
| 第一章 绪论 | 第20-32页 |
| 1.1 3D芯片研宄背景及意义 | 第20-22页 |
| 1.2 3D芯片良率及测试成本问题 | 第22-25页 |
| 1.2.1 3D芯片良率问题 | 第22-24页 |
| 1.2.2 3D芯片测试成本问题 | 第24-25页 |
| 1.3 3D芯片良率与测试成本的研究现状 | 第25-29页 |
| 1.3.1 3D芯片良率提升 | 第25-27页 |
| 1.3.2 3D芯片测试成本降低 | 第27-29页 |
| 1.4 本文主要工作和创新点 | 第29-30页 |
| 1.5 课题来源与本文的组织结构 | 第30-32页 |
| 第二章 TSV工艺技术及3D芯片的发展 | 第32-50页 |
| 2.1 3D芯片工艺技术 | 第32-37页 |
| 2.1.1 3D集成关键技术 | 第32-33页 |
| 2.1.2 TSV制造顺序 | 第33-35页 |
| 2.1.3 堆叠方式 | 第35页 |
| 2.1.4 绑定方式 | 第35-37页 |
| 2.2 TSV技术分类 | 第37-39页 |
| 2.2.1 按TSV功能分类 | 第37-38页 |
| 2.2.2 按TSV形状分类 | 第38-39页 |
| 2.3 TSV缺陷与电气模型 | 第39-43页 |
| 2.3.1 TSV缺陷 | 第39-40页 |
| 2.3.2 TSV电气模型 | 第40-43页 |
| 2.4 TSV失效分析 | 第43-45页 |
| 2.4.1 TSV失效概率 | 第43页 |
| 2.4.2 TSV故障聚簇 | 第43-44页 |
| 2.4.3 TSV失效模型 | 第44-45页 |
| 2.5 3D芯片的发展 | 第45-48页 |
| 2.6 本章小结 | 第48-50页 |
| 第三章 3D芯片良率和测试成本概述 | 第50-60页 |
| 3.1 3D芯片良率损失 | 第50页 |
| 3.2 3D芯片测试架构 | 第50-54页 |
| 3.2.1 基于IEEE1500标准的3D芯片测试架构 | 第50-53页 |
| 3.2.2 基于EEEEP1838标准的3D芯片测试架构 | 第53-54页 |
| 3.3 TSV测试 | 第54-56页 |
| 3.3.1 环形振荡器测试TSV | 第54页 |
| 3.3.2 脉宽缩减测试TSV | 第54-55页 |
| 3.3.3 游标延迟线 | 第55-56页 |
| 3.4 TSV容错 | 第56-57页 |
| 3.5 测试成本建模 | 第57-58页 |
| 3.5.1 芯片良率模型 | 第57-58页 |
| 3.5.2 测试成本模型 | 第58页 |
| 3.6 本章小结 | 第58-60页 |
| 第四章 基于游标环的绑定前TSV测试 | 第60-72页 |
| 4.1 引言 | 第60-61页 |
| 4.2 游标环测试方案 | 第61-66页 |
| 4.2.1 故障TSV产生传输延时偏差 | 第61-63页 |
| 4.2.2 游标环测试电路. | 第63-64页 |
| 4.2.3 多TSV测试配置: | 第64-65页 |
| 4.2.4 基于游标环的TSV测试架构 | 第65-66页 |
| 4.3 实验与结果分析 | 第66-70页 |
| 4.3.1 实验设置 | 第66-67页 |
| 4.3.2 数字码的表示 | 第67页 |
| 4.3.3 电阻幵路故障的检测 | 第67-68页 |
| 4.3.4 泄漏故障的检测 | 第68-69页 |
| 4.3.5 面积开销 | 第69页 |
| 4.3.6 TSV测试时间 | 第69-70页 |
| 4.3.7 各TSV测试方案对比 | 第70页 |
| 4.4 本章小结 | 第70-72页 |
| 第五章 基于分区的TSV聚簇故障容错 | 第72-90页 |
| 5.1 引言 | 第72-75页 |
| 5.1.1 TSV聚簇故障导致良率降低 | 第72页 |
| 5.1.2 现有容错方法 | 第72-75页 |
| 5.2 研究动机 | 第75-76页 |
| 5.3 分区TSV容错方案 | 第76-84页 |
| 5.3.1 总体容错结构 | 第76-77页 |
| 5.3.2 开关的设计及修复路径的转移 | 第77-80页 |
| 5.3.3 修复算法 | 第80-82页 |
| 5.3.4 容错能力分析 | 第82-84页 |
| 5.4 实验与结果分析 | 第84-89页 |
| 5.4.1 容错能力及良率分析 | 第84-87页 |
| 5.4.2 时序开销分析 | 第87-89页 |
| 5.4.3 面积开销分折 | 第89页 |
| 5.5 本章小结 | 第89-90页 |
| 第六章 基于堆叠次序优化的绑定中测试成本缩减方法 | 第90-100页 |
| 6.1 引言 | 第90-91页 |
| 6.2 优化问题的描述 | 第91-92页 |
| 6.2.1 绑定中测试时间的优化 | 第91-92页 |
| 6.2.2 绑定中堆叠次序的优化 | 第92页 |
| 6.3 绑定中测试成本优化算法: | 第92-95页 |
| 6.3.1 优化算法中的数据结构 | 第92-93页 |
| 6.3.2 绑定中测试时间优化 | 第93-94页 |
| 6.3.3 绑定中测试成本优化 | 第94-95页 |
| 6.4 实验与结果分析 | 第95-99页 |
| 6.4.1 实验设置 | 第95-96页 |
| 6.4.2 TAM宽度的影响 | 第96页 |
| 6.4.3 TSV数目的影响 | 第96-97页 |
| 6.4.4 测试功耗的影响 | 第97-98页 |
| 6.4.5 堆叠规模的影响 | 第98-99页 |
| 6.5 本章小结 | 第99-100页 |
| 第七章 总结与展望 | 第100-102页 |
| 7.1 本文工作总结 | 第100-101页 |
| 7.2 未来工作展望 | 第101-102页 |
| 参考文献 | 第102-111页 |
| 攻读博士学位期间的学术活动及成果情况 | 第111-112页 |