N型多米诺门电路可靠性及泄漏功耗分析与优化
| 致谢 | 第7-8页 |
| 摘要 | 第8-9页 |
| abstract | 第9-10页 |
| 第一章 绪论 | 第15-26页 |
| 1.1 课题研究的背景与意义 | 第15-18页 |
| 1.2 集成电路的可靠性与泄露功耗概述 | 第18-21页 |
| 1.2.1 集成电路的可靠性问题 | 第18-20页 |
| 1.2.2 集成电路的功耗 | 第20-21页 |
| 1.3 国内外研究现状 | 第21-24页 |
| 1.3.1 NBTI补偿技术 | 第21-22页 |
| 1.3.2 NBTI缓解技术 | 第22-23页 |
| 1.3.3 多米诺电路简要介绍 | 第23-24页 |
| 1.4 论文主要工作和内容安排 | 第24-26页 |
| 1.4.1 论文主要工作 | 第24页 |
| 1.4.2 内容安排 | 第24-26页 |
| 第二章 研究工作基础 | 第26-34页 |
| 2.1 NBTI效应与模型 | 第26-31页 |
| 2.1.1 NBTI效应 | 第26-28页 |
| 2.1.2 NBTI模型 | 第28-31页 |
| 2.2 多米诺电路 | 第31-32页 |
| 2.2.1 多米诺电路的基本结构 | 第31-32页 |
| 2.2.2 多米诺电路的工作原理 | 第32页 |
| 2.2.3 多米诺电路的性能 | 第32页 |
| 2.3 HSPICE工具及模型 | 第32-33页 |
| 2.4 本章小结 | 第33-34页 |
| 第三章 采用双阈值提高N型多米诺逻辑NBTI抗性 | 第34-43页 |
| 3.1 研究动机 | 第34-35页 |
| 3.2 N型多米诺或门的结构及工作原理 | 第35-37页 |
| 3.3 NBTI对N型多米诺或门影响 | 第37-39页 |
| 3.4 双阈值N型多米诺或门逻辑电路的设计 | 第39-41页 |
| 3.5 本章小结 | 第41-43页 |
| 第四章 降低N型多米诺逻辑的功耗设计 | 第43-51页 |
| 4.1 研究动机 | 第43页 |
| 4.2 多米诺电路的功耗 | 第43-46页 |
| 4.2.1 多米诺电路的功耗组成 | 第43-45页 |
| 4.2.2 多米诺电路的功耗特性 | 第45-46页 |
| 4.3 可控管多米诺电路 | 第46-47页 |
| 4.4 实验与结果分析 | 第47-50页 |
| 4.5 本章小结 | 第50-51页 |
| 第五章 结论与展望 | 第51-53页 |
| 5.1 研究总结 | 第51-52页 |
| 5.2 未来工作展望 | 第52-53页 |
| 参考文献 | 第53-57页 |
| 攻读硕士期间的学术活动及成果情况 | 第57-58页 |
