片上高速低抖动时钟网络研究与设计
| 致谢 | 第7-8页 |
| 摘要 | 第8-9页 |
| abstract | 第9-10页 |
| 第一章 绪论 | 第16-20页 |
| 1.1 背景与意义 | 第16页 |
| 1.2 国内外研究现状 | 第16-18页 |
| 1.2.1 国外研究现状 | 第17-18页 |
| 1.2.2 国内研究现状 | 第18页 |
| 1.3 研究内容 | 第18-20页 |
| 第二章 时钟网络介绍和时钟抖动分析 | 第20-34页 |
| 2.1 时钟网络的组成 | 第20-21页 |
| 2.2 基于PLL、DLL时钟网络电路 | 第21-27页 |
| 2.2.1 基于锁相环(PLL)的时钟网络电路 | 第21-23页 |
| 2.2.2 基于延迟锁相环的时钟网络结构 | 第23-27页 |
| 2.3 抖动基本理论 | 第27-32页 |
| 2.3.1 抖动的定义 | 第27-29页 |
| 2.3.2 抖动对系统的影响 | 第29-32页 |
| 2.3.3 相位噪声 | 第32页 |
| 2.3.4 抑制相位抖动及相位噪声方法 | 第32页 |
| 2.4 本文的时钟网络结构 | 第32-33页 |
| 2.5 总结 | 第33-34页 |
| 第三章 时钟网络指标和结构分析 | 第34-48页 |
| 3.1 关键指标分析 | 第34页 |
| 3.2 DLL结构设计和模块分析 | 第34-46页 |
| 3.2.1 鉴相器 | 第35-39页 |
| 3.2.2 电荷泵(CP)的分析 | 第39-42页 |
| 3.2.3 压控延迟线(VCDL) | 第42-46页 |
| 3.3 总结 | 第46-48页 |
| 第四章 时钟网络的设计与仿真 | 第48-70页 |
| 4.1 时钟缓冲器的设计 | 第48-54页 |
| 4.1.1 时钟缓冲器电路设计 | 第48-51页 |
| 4.1.2 时钟缓冲器抖动分析 | 第51-52页 |
| 4.1.3 时钟缓冲器的仿真 | 第52-54页 |
| 4.2 基于延迟锁相环的时钟稳定电路 | 第54-63页 |
| 4.2.1 基于DLL的时钟稳定电路整体设计 | 第54页 |
| 4.2.2 频率合成器的设计 | 第54-56页 |
| 4.2.3 电荷泵检测电路的设计 | 第56-61页 |
| 4.2.4 延迟电路设计 | 第61-62页 |
| 4.2.5 整形器设计 | 第62页 |
| 4.2.6 基于DLL的时钟稳定电路整体仿真结果 | 第62-63页 |
| 4.3 多相时钟产生电路 | 第63-70页 |
| 第五章 总结与展望 | 第70-72页 |
| 5.1 总结 | 第70页 |
| 5.2 展望 | 第70-72页 |
| 参考文献 | 第72-76页 |
| 攻读硕士学位期间的学术活动及成果情况 | 第76-77页 |
