| 摘要 | 第4-5页 |
| 英文摘要 | 第5-6页 |
| 第0章 引言 | 第12-16页 |
| 0.1 集成电路设计概述 | 第12-14页 |
| 0.2 论文研究内容及结构 | 第14-16页 |
| 第1章 SOC芯片的综合实现 | 第16-31页 |
| 1.1 SOC芯片要求和EDA工具介绍 | 第16-20页 |
| 1.2 SOC芯片设计流程 | 第20-21页 |
| 1.3 SOC前端设计 | 第21-25页 |
| 1.3.1 RTL硬件描述语言设计 | 第21-22页 |
| 1.3.2 逻辑综合（Logic Synthesis） | 第22-23页 |
| 1.3.3 协同验证及仿真 | 第23-24页 |
| 1.3.4 静态时序分析 | 第24-25页 |
| 1.4 SOC后端设计 | 第25-30页 |
| 1.4.1 物理环境的建立 | 第25页 |
| 1.4.2 布局规划 | 第25-27页 |
| 1.4.3 预布局和布局 | 第27页 |
| 1.4.4 时钟树综合 | 第27-28页 |
| 1.4.5 布线设计 | 第28-29页 |
| 1.4.6 工程变更（ECO） | 第29-30页 |
| 1.5 本章小结 | 第30-31页 |
| 第2章 超深亚微米下SOC物理特性 | 第31-39页 |
| 2.1 时间延迟模型 | 第31-32页 |
| 2.2 信号完整性 | 第32-35页 |
| 2.2.1 串扰效应 | 第32-33页 |
| 2.2.2 IR-Drop分析 | 第33-35页 |
| 2.2.3 电迁移效应 | 第35页 |
| 2.3 天线效应 | 第35-38页 |
| 2.3.1 天线效应的产生 | 第35-36页 |
| 2.3.2 消除天线效应 | 第36-38页 |
| 2.4 本章小结 | 第38-39页 |
| 第3章 HS32K的物理设计实现 | 第39-64页 |
| 3.1 HS32K的简介 | 第39-40页 |
| 3.2 主动屏蔽层 | 第40-42页 |
| 3.3 HS32K物理环境建立 | 第42-46页 |
| 3.4 HS32K布局规划 | 第46-50页 |
| 3.5 HS32K布局设计 | 第50-54页 |
| 3.6 HS32K时钟树生成 | 第54-57页 |
| 3.7 useful_skew对建立时间影响 | 第57页 |
| 3.8 HS32K布线设计 | 第57-61页 |
| 3.9 HS32K工程变更（ECO） | 第61-63页 |
| 3.10 本章小结 | 第63-64页 |
| 第4章 HS32K版图的物理验证 | 第64-71页 |
| 4.1 HS32K物理验证的环境建立 | 第64页 |
| 4.2 HS32K的DRC验证 | 第64-66页 |
| 4.3 HS32K的LVS验证 | 第66-68页 |
| 4.4 修复天线效应 | 第68-69页 |
| 4.5 最终版图 | 第69-70页 |
| 4.6 本章小结 | 第70-71页 |
| 第5章 总结 | 第71-73页 |
| 致谢 | 第73-74页 |
| 参考文献 | 第74-76页 |