| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 目录 | 第7-12页 |
| 第一章 绪论 | 第12-17页 |
| 1.1 研究背景 | 第12-14页 |
| 1.1.1 SOC 测试发展现状 | 第12-13页 |
| 1.1.2 提高测试效率的技术 | 第13-14页 |
| 1.2 本文的主要工作与成果 | 第14-15页 |
| 1.3 论文结构 | 第15-16页 |
| 1.4 准备工作 | 第16页 |
| 1.5 本章小结 | 第16-17页 |
| 第二章 芯片介绍和以测试需求为导向来选择测试硬件 | 第17-35页 |
| 2.1 芯片及应用系统介绍 | 第17-25页 |
| 2.1.1 Kinect 工作原理阐述 | 第18-20页 |
| 2.1.2 PS1080 芯片功能架构 | 第20-22页 |
| 2.1.3 图形深度处理器工作原理 | 第22-23页 |
| 2.1.4 图形深度处理器坐标运算工作原理 | 第23-25页 |
| 2.2 芯片应用 | 第25-26页 |
| 2.3 芯片测试要求 | 第26-29页 |
| 2.4 以芯片的测试为导向对硬件的选择和开发 | 第29-33页 |
| 2.4.1 测试机的选择 | 第29页 |
| 2.4.2 V93K 测试机介绍 | 第29-30页 |
| 2.4.3 测试电路板的设计 | 第30-32页 |
| 2.4.4 测试夹具（Socket）的选用 | 第32-33页 |
| 2.5 测试环境的要求 | 第33页 |
| 2.6 本章小结 | 第33-35页 |
| 第三章 芯片成本控制的重要性 | 第35-39页 |
| 3.1 芯片制造的成本 | 第35-36页 |
| 3.1.1 Process Window Fixed | 第35-36页 |
| 3.1.2 Defect Reduction | 第36页 |
| 3.2 芯片封装的成本 | 第36-37页 |
| 3.3 芯片测试的成本 | 第37-38页 |
| 3.3.1 测试成本的重要性 | 第37页 |
| 3.3.2 测试成本的技术性 | 第37-38页 |
| 3.4 本章小结 | 第38-39页 |
| 第四章 测试时间减少来控制成本 | 第39-47页 |
| 4.1 针对本项目减少测试时间的方法 | 第39-40页 |
| 4.2 程序的调试和稳定性验证 | 第40-46页 |
| 4.2.1 提高测试频率的调试(Scan) | 第40-42页 |
| 4.2.2 参数测试转换为功能测试高测试频率的调试（Vol/Voh） | 第42-43页 |
| 4.2.3 改变 LB 电容来改变模拟信号 (ADC) | 第43-44页 |
| 4.2.4 测试项之间放电次数的减少 (Relay) | 第44-45页 |
| 4.2.5 功能测试（Function）中 100%项目的剔除 | 第45-46页 |
| 4.3 本章小结 | 第46-47页 |
| 第五章 最终测试程序的验证及数据统计 | 第47-52页 |
| 5.1 程序的验证及数据采集 | 第47-49页 |
| 5.2 程序优化结果及优化前后对比 | 第49-51页 |
| 5.3 本章小结 | 第51-52页 |
| 第六章 总结 | 第52-54页 |
| 参考文献 | 第54-56页 |
| 致谢 | 第56-57页 |
| 攻读硕士学位期间已发表或录用的论文 | 第57页 |
