摘要 | 第5-6页 |
ABSTRACT | 第6-7页 |
符号对照表 | 第12-13页 |
缩略语对照表 | 第13-17页 |
第一章 绪论 | 第17-23页 |
1.1 选题背景及研究意义 | 第17-20页 |
1.2 国内外研究现状 | 第20-21页 |
1.3 研究意义 | 第21-23页 |
第二章 层次化物理设计方法中的时序预算 | 第23-37页 |
2.1 有源逻辑降低技术 | 第23-25页 |
2.1.1 接口逻辑模型 | 第23-25页 |
2.1.2 抽取时序模型 | 第25页 |
2.2 时序预算 | 第25-29页 |
2.2.1 传统的时序预算方法 | 第25-27页 |
2.2.2 对接口部分进行时序预算的方法 | 第27-29页 |
2.3 简化的逻辑网表建立 | 第29-34页 |
2.4 新的时序预算方法耗时与传统时序预算方法耗时比对 | 第34-37页 |
第三章 DTMF信号收发芯片的物理布局设计 | 第37-51页 |
3.1 布局规划 | 第37-39页 |
3.2 电源规划 | 第39-45页 |
3.2.1 全局电源定义 | 第40页 |
3.2.2 电源环线的定义 | 第40-42页 |
3.2.3 电源条线 | 第42-44页 |
3.2.4 标准单元与电源网格的连接 | 第44-45页 |
3.3 实例化单元的放置 | 第45-51页 |
3.3.1 井连接单元 | 第45-46页 |
3.3.2 封头单元 | 第46页 |
3.3.3 空闲单元 | 第46页 |
3.3.4 扫描单元 | 第46-47页 |
3.3.5 标准单元的放置 | 第47-51页 |
第四章 全局物理综合流程及优化方法 | 第51-65页 |
4.1 全局物理综合 | 第51-53页 |
4.2 全局优化 | 第53-65页 |
4.2.1 网表优化 | 第54-55页 |
4.2.2 设计规则违例的修复 | 第55-56页 |
4.2.3 全局标准单元替换和缓冲单元插入 | 第56-57页 |
4.2.4 面积再优化 | 第57页 |
4.2.5 时序再优化 | 第57-59页 |
4.2.6 建立时间复原 | 第59-61页 |
4.2.7 全局物理综合结果 | 第61-65页 |
第五章 时钟树综合理论及流程 | 第65-81页 |
5.1 时钟不确定性 | 第65页 |
5.2 时钟的偏差 | 第65-67页 |
5.3 时钟的传播延时 | 第67-68页 |
5.4 时钟转换时间 | 第68页 |
5.5 时钟级数 | 第68-69页 |
5.6 理想的时钟到传播时钟的转换 | 第69-70页 |
5.7 时钟树生成步骤 | 第70-71页 |
5.8 走线类型 | 第71-72页 |
5.9 时钟树标准单元设置 | 第72-74页 |
5.10 时钟转换延时和时钟偏差的设置 | 第74页 |
5.11 时钟树spec文件生成 | 第74-76页 |
5.12 时钟树综合的原理及结果 | 第76-81页 |
第六章 布线流程及物理设计规则检查 | 第81-91页 |
6.1 标准单元物理格式 | 第81-82页 |
6.2 布线的基本理论 | 第82-86页 |
6.2.1 最小绕线间距 | 第82页 |
6.2.2 绕线轨道 | 第82页 |
6.2.3 绕线单元 | 第82-83页 |
6.2.4 天线效应 | 第83-85页 |
6.2.5 金属填充层 | 第85-86页 |
6.3 全局布线 | 第86-89页 |
6.4 详细布线 | 第89-91页 |
第七章 拆分模块的拼装及物理验证 | 第91-103页 |
7.1 各模块时序报告及物理实现结果 | 第91-98页 |
7.1.1 顶层模块dtmf_recvr_core时序报告及物理实现结果 | 第91-93页 |
7.1.2 模块RESULTS_CONV_INST时序报告及物理实现结果 | 第93-95页 |
7.1.3 模块TDSP_CORE时序报告及物理实现结果 | 第95-98页 |
7.2 芯片拼装 | 第98-100页 |
7.3 网表一致性检查 | 第100-101页 |
7.4 签收时序收敛检查 | 第101页 |
7.5 时序结果验证 | 第101-103页 |
第八章 总结与展望 | 第103-105页 |
8.1 总结 | 第103页 |
8.2 展望 | 第103-105页 |
附录 | 第105-109页 |
参考文献 | 第109-111页 |
致谢 | 第111-113页 |
作者简介 | 第113-114页 |