| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第一章 绪论 | 第10-14页 |
| 1.1 研究背景及意义 | 第10页 |
| 1.2 国内外研究状况 | 第10-12页 |
| 1.3 论文的内容安排 | 第12-13页 |
| 1.4 本章小结 | 第13-14页 |
| 第二章 高速数据传输平台总体设计 | 第14-23页 |
| 2.1 JESD204B工作原理 | 第14-19页 |
| 2.1.1 JESD204B优势 | 第14-16页 |
| 2.1.2 JESD204B传输层 | 第16页 |
| 2.1.3 JESD204B数据链路层 | 第16-18页 |
| 2.1.4 JESD204B物理层 | 第18-19页 |
| 2.2 高速数据传输平台系统架构设计 | 第19-22页 |
| 2.2.1 系统结构 | 第19-20页 |
| 2.2.2 设计指标分析 | 第20-21页 |
| 2.2.3 技术难点分析 | 第21-22页 |
| 2.3 本章小结 | 第22-23页 |
| 第三章 高速数据传输平台硬件介绍 | 第23-29页 |
| 3.1 硬件整体结构 | 第23-24页 |
| 3.2 基于SD5113的控制系统 | 第24-25页 |
| 3.3 FPGA模块设计 | 第25-28页 |
| 3.3.1 AD/DA电路介绍 | 第26页 |
| 3.3.2 时钟模块介绍 | 第26-28页 |
| 3.4 本章小结 | 第28-29页 |
| 第四章 高速数据传输平台FPGA逻辑设计 | 第29-52页 |
| 4.1 FPGA逻辑整体设计 | 第29-30页 |
| 4.2 FPGA逻辑详细设计 | 第30-49页 |
| 4.2.1 Localbus_Ibus模块 | 第30-34页 |
| 4.2.2 Ibus_AXI_204B_tx/204B_rx模块 | 第34-38页 |
| 4.2.3 8B/10B编码器改进 | 第38-41页 |
| 4.2.4 Ibus_Dataram模块 | 第41-44页 |
| 4.2.5 TDD信号上下行比例配置 | 第44-45页 |
| 4.2.6 Ibus_SPI_Dac/Adc模块 | 第45-47页 |
| 4.2.7 Ibus_Control模块 | 第47-48页 |
| 4.2.8 Dataram_Switch模块 | 第48-49页 |
| 4.3 FPGA逻辑RTL视图及资源使用统计 | 第49-50页 |
| 4.4 本章小结 | 第50-52页 |
| 第五章 高速数据传输平台的测试与验证 | 第52-67页 |
| 5.1 发送端的测试和验证 | 第52-54页 |
| 5.2 接收端的测试和验证 | 第54-55页 |
| 5.3 MTPR的测试 | 第55-60页 |
| 5.3.1 Symbol边界寻找 | 第56-58页 |
| 5.3.2 MTPR计算 | 第58-60页 |
| 5.4 测试中的问题及解决办法 | 第60-66页 |
| 5.4.1 次序调整 | 第60-64页 |
| 5.4.2 地址错位 | 第64-66页 |
| 5.5 本章小结 | 第66-67页 |
| 第六章 总结与展望 | 第67-69页 |
| 参考文献 | 第69-72页 |
| 攻读硕士学位期间取得的研究成果 | 第72-73页 |
| 致谢 | 第73-74页 |
| 附件 | 第74页 |