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抗旁道攻击的电路逻辑和结构研究

目录第3-5页
图表索引第5-7页
摘要第7-8页
ABSTRACT第8页
第一章 引言第9-15页
    1.1 密码芯片的安全性第9页
    1.2 电路的旁道攻击概述第9-13页
        1.2.1 标准scCMOS的功耗特征第9-11页
        1.2.2 旁道攻击的种类及其防御方法第11-13页
    1.3 本文的研究内容和意义第13-14页
    1.4 本文的章节安排第14-15页
第二章 AES密码算法简介第15-24页
    2.1 有限域运算基础第15-17页
    2.2 AES算法第17-20页
    2.3 AES算法中的主要运算第20-24页
第三章 基于SABL逻辑单元的AES SUBBYTE模块及其抗差分功耗分析第24-44页
    3.1 SABL逻辑单元简介第24-26页
        3.1.1 SABL逻辑单元的电路结构及工作原理第24-25页
        3.1.2 SABL逻辑单元中的差分下拉网络第25页
        3.1.3 SABL逻辑单元之间的连接方式第25-26页
    3.2 几种基本逻辑门的实现第26-34页
        3.2.1 SABL-AND2D1逻辑门第26-28页
        3.2.2 SABL-AND3D1逻辑门第28-30页
        3.2.3 SABL-XOR2D1逻辑门第30-32页
        3.2.4 SABL-XOR3D1逻辑门第32-34页
    3.3 基于灵敏放大器逻辑的触发器SAFF第34-35页
    3.4 基于SABL逻辑单元的AES SuBBYTE硬件实现第35-38页
        3.4.1 AES SubByte模块的架构设计第36-37页
        3.4.2 AES SubByte模块的电路实现和优化第37-38页
        3.4.3 AES SubByte模块的全定制物理实现第38页
    3.5 SABL_SUBBYTE抗差分功耗分析第38-42页
    3.6 SABL_SUBBYTE芯片测试第42-44页
第四章 基于DDCVSL逻辑单元的AES SUBBYTE模块及其抗差分功耗分析第44-57页
    4.1 DDCVSL逻辑单元简介第44-45页
        4.1.1 DDCVSL逻辑单元的电路结构第44-45页
        4.1.2 DDCVSL逻辑单元之间的连接方式第45页
    4.2 几种基本逻辑门的实现第45-53页
        4.2.1 DDCVSL_AND2D1逻辑门第46-48页
        4.2.2 DDCVSL_AND3D1逻辑门第48-50页
        4.2.3 DDCVSL_XOR2D1逻辑门第50-51页
        4.2.4 DDCVSL_XOR3D1逻辑门第51-53页
    4.3 基于DDCVSL逻辑单元的AES SUBBYTE硬件实现第53页
    4.4 基于DDCVSL逻辑单元的AES SUBBYTE电路性能和应用第53-55页
    4.5 两种逻辑单元的性能分析与比较第55-57页
第五章 通用设计和全定制设计相结合的AES算法IP核的VLSI实现第57-68页
    5.1 通用设计和全定制设计相结合的流程第57-58页
    5.2 AES IP核的硬件结构第58-59页
    5.3 AES IP核的协同设计第59-63页
        5.3.1 AES_controller控制模块的协同设计第61-62页
        5.3.2 key_expand控制模块的协同设计第62页
        5.3.3 endecrypt加解密模块的协同设计第62-63页
        5.3.4 AES IP核顶层的协同设计第63页
    5.4 AES IP核的数模混合VLSI实现第63-65页
    5.5 AES IP核的数模混合后端实现第65-68页
第六章 总结与展望第68-69页
    6.1 本文内容总结第68页
    6.2 进一步工作展望第68-69页
参考文献第69-72页
硕士学习期间录用和发表的学术论文第72-73页
致谢第73-74页

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