| 目录 | 第3-5页 |
| 图表索引 | 第5-7页 |
| 摘要 | 第7-8页 |
| ABSTRACT | 第8页 |
| 第一章 引言 | 第9-15页 |
| 1.1 密码芯片的安全性 | 第9页 |
| 1.2 电路的旁道攻击概述 | 第9-13页 |
| 1.2.1 标准scCMOS的功耗特征 | 第9-11页 |
| 1.2.2 旁道攻击的种类及其防御方法 | 第11-13页 |
| 1.3 本文的研究内容和意义 | 第13-14页 |
| 1.4 本文的章节安排 | 第14-15页 |
| 第二章 AES密码算法简介 | 第15-24页 |
| 2.1 有限域运算基础 | 第15-17页 |
| 2.2 AES算法 | 第17-20页 |
| 2.3 AES算法中的主要运算 | 第20-24页 |
| 第三章 基于SABL逻辑单元的AES SUBBYTE模块及其抗差分功耗分析 | 第24-44页 |
| 3.1 SABL逻辑单元简介 | 第24-26页 |
| 3.1.1 SABL逻辑单元的电路结构及工作原理 | 第24-25页 |
| 3.1.2 SABL逻辑单元中的差分下拉网络 | 第25页 |
| 3.1.3 SABL逻辑单元之间的连接方式 | 第25-26页 |
| 3.2 几种基本逻辑门的实现 | 第26-34页 |
| 3.2.1 SABL-AND2D1逻辑门 | 第26-28页 |
| 3.2.2 SABL-AND3D1逻辑门 | 第28-30页 |
| 3.2.3 SABL-XOR2D1逻辑门 | 第30-32页 |
| 3.2.4 SABL-XOR3D1逻辑门 | 第32-34页 |
| 3.3 基于灵敏放大器逻辑的触发器SAFF | 第34-35页 |
| 3.4 基于SABL逻辑单元的AES SuBBYTE硬件实现 | 第35-38页 |
| 3.4.1 AES SubByte模块的架构设计 | 第36-37页 |
| 3.4.2 AES SubByte模块的电路实现和优化 | 第37-38页 |
| 3.4.3 AES SubByte模块的全定制物理实现 | 第38页 |
| 3.5 SABL_SUBBYTE抗差分功耗分析 | 第38-42页 |
| 3.6 SABL_SUBBYTE芯片测试 | 第42-44页 |
| 第四章 基于DDCVSL逻辑单元的AES SUBBYTE模块及其抗差分功耗分析 | 第44-57页 |
| 4.1 DDCVSL逻辑单元简介 | 第44-45页 |
| 4.1.1 DDCVSL逻辑单元的电路结构 | 第44-45页 |
| 4.1.2 DDCVSL逻辑单元之间的连接方式 | 第45页 |
| 4.2 几种基本逻辑门的实现 | 第45-53页 |
| 4.2.1 DDCVSL_AND2D1逻辑门 | 第46-48页 |
| 4.2.2 DDCVSL_AND3D1逻辑门 | 第48-50页 |
| 4.2.3 DDCVSL_XOR2D1逻辑门 | 第50-51页 |
| 4.2.4 DDCVSL_XOR3D1逻辑门 | 第51-53页 |
| 4.3 基于DDCVSL逻辑单元的AES SUBBYTE硬件实现 | 第53页 |
| 4.4 基于DDCVSL逻辑单元的AES SUBBYTE电路性能和应用 | 第53-55页 |
| 4.5 两种逻辑单元的性能分析与比较 | 第55-57页 |
| 第五章 通用设计和全定制设计相结合的AES算法IP核的VLSI实现 | 第57-68页 |
| 5.1 通用设计和全定制设计相结合的流程 | 第57-58页 |
| 5.2 AES IP核的硬件结构 | 第58-59页 |
| 5.3 AES IP核的协同设计 | 第59-63页 |
| 5.3.1 AES_controller控制模块的协同设计 | 第61-62页 |
| 5.3.2 key_expand控制模块的协同设计 | 第62页 |
| 5.3.3 endecrypt加解密模块的协同设计 | 第62-63页 |
| 5.3.4 AES IP核顶层的协同设计 | 第63页 |
| 5.4 AES IP核的数模混合VLSI实现 | 第63-65页 |
| 5.5 AES IP核的数模混合后端实现 | 第65-68页 |
| 第六章 总结与展望 | 第68-69页 |
| 6.1 本文内容总结 | 第68页 |
| 6.2 进一步工作展望 | 第68-69页 |
| 参考文献 | 第69-72页 |
| 硕士学习期间录用和发表的学术论文 | 第72-73页 |
| 致谢 | 第73-74页 |
