SoC测试优化及其应用技术研究
| 摘要 | 第1-5页 |
| Abstract | 第5-9页 |
| 第1章 绪论 | 第9-19页 |
| ·研究背景及意义 | 第9-10页 |
| ·研究背景 | 第9-10页 |
| ·研究意义 | 第10页 |
| ·SoC 测试优化技术及其研究现状 | 第10-17页 |
| ·测试封装优化技术研究现状 | 第11页 |
| ·测试数据压缩技术研究现状 | 第11-16页 |
| ·测试功耗优化技术研究现状 | 第16-17页 |
| ·本文主要研究内容及组织结构 | 第17-19页 |
| 第2章 SoC 测试技术 | 第19-31页 |
| ·引言 | 第19页 |
| ·SoC 测试概述 | 第19-20页 |
| ·SoC 测试的概念 | 第19页 |
| ·测试的分类 | 第19-20页 |
| ·SoC 测试结构 | 第20页 |
| ·故障模型 | 第20-21页 |
| ·可测性设计技术 | 第21-25页 |
| ·边界扫描设计技术 | 第22页 |
| ·扫描设计技术及其应用 | 第22-24页 |
| ·自动测试向量生成技术 | 第24-25页 |
| ·扫描和ATPG 过程 | 第25-30页 |
| ·扫描插入过程 | 第26-29页 |
| ·ATPG 过程 | 第29-30页 |
| ·本章小结 | 第30-31页 |
| 第3章 测试封装技术研究 | 第31-43页 |
| ·引言 | 第31页 |
| ·IEEE 1500 标准的组成部分 | 第31-33页 |
| ·可扩展的测试封装结构 | 第31-32页 |
| ·核测试语言 | 第32-33页 |
| ·测试指令集 | 第33页 |
| ·测试封装的加装 | 第33-39页 |
| ·WBR 的设计 | 第34-36页 |
| ·WBY 的设计 | 第36-37页 |
| ·WIR 的设计 | 第37-39页 |
| ·仿真实验 | 第39-42页 |
| ·本章小结 | 第42-43页 |
| 第4章 测试数据压缩及其应用技术研究 | 第43-70页 |
| ·引言 | 第43页 |
| ·编码压缩方法原理及分类 | 第43-47页 |
| ·编码压缩技术的分类 | 第43-44页 |
| ·Golomb 编码 | 第44-45页 |
| ·FDR 编码 | 第45-46页 |
| ·变游程编码 | 第46-47页 |
| ·基于可变前缀的双游程测试数据压缩技术 | 第47-58页 |
| ·VPDRL 编码原理 | 第47-49页 |
| ·无关位赋值算法 | 第49-52页 |
| ·压缩效率理论分析 | 第52-54页 |
| ·解压缩电路设计 | 第54-55页 |
| ·实验结果分析 | 第55-58页 |
| ·基于变长度索引和位掩码的字典的测试数据压缩技术 | 第58-68页 |
| ·基于字典的压缩技术 | 第58-59页 |
| ·位掩码原理 | 第59-60页 |
| ·UIBD 码算法 | 第60-65页 |
| ·解压缩电路设计 | 第65页 |
| ·实验结果分析 | 第65-68页 |
| ·本章小结 | 第68-70页 |
| 第5章 低功耗测试及其应用技术研究 | 第70-85页 |
| ·引言 | 第70页 |
| ·测试功耗分析 | 第70-72页 |
| ·CMOS 电路功耗模型 | 第70-71页 |
| ·扫描测试功耗的衡量方法 | 第71-72页 |
| ·一种低功耗的IP 核测试封装边界单元 | 第72-78页 |
| ·典型测试封装边界单元 | 第72-73页 |
| ·安全控制测试封装边界单元 | 第73页 |
| ·改进的测试封装边界单元结构 | 第73-76页 |
| ·实验结果分析 | 第76-78页 |
| ·基于扫描变换与时钟禁止的低功耗测试技术 | 第78-84页 |
| ·基本原理 | 第78-79页 |
| ·低功耗排序算法 | 第79-80页 |
| ·低功耗实验分析 | 第80-84页 |
| ·本章小结 | 第84-85页 |
| 结论 | 第85-87页 |
| 参考文献 | 第87-96页 |
| 攻读学位期间发表的学术论文 | 第96-98页 |
| 致谢 | 第98页 |
