| 作者简介 | 第3-4页 |
| 摘要 | 第4-6页 |
| ABSTRACT | 第6-8页 |
| 目录 | 第9-13页 |
| 第一章 绪论 | 第13-27页 |
| 1.1 RTL 级 HDL 代码质量评估概述及需求分析 | 第13-14页 |
| 1.2 RTL 级 HDL 代码质量评估关键技术研究 | 第14-18页 |
| 1.2.1 研究意义 | 第14-16页 |
| 1.2.2 关键技术及研究现状 | 第16-18页 |
| 1.3 HDL 代码质量评估关键技术应用 | 第18-24页 |
| 1.3.1 XDNP 中的多核包处理器 PE 和片上总线 XD_BUS 概述 | 第20-21页 |
| 1.3.2 JPEG2000 图像压缩芯片中 MQ 编码器概述 | 第21-22页 |
| 1.3.3 IP 核可配置方法研究及在 MMC/SD/TF 卡控制器设计中的应用 | 第22-24页 |
| 1.4 主要研究内容及安排 | 第24-27页 |
| 第二章 HDL 代码质量评估关键技术研究 | 第27-57页 |
| 2.1 关键技术：面向复杂度搜索的 HDL 代码抽象方法研究 | 第27-32页 |
| 2.1.1 面向 HDL 代码复杂度搜索的研究意义 | 第27-28页 |
| 2.1.2 面向复杂度搜索的代码抽象方法 | 第28-32页 |
| 2.2 HDL 代码抽象方法应用示例说明 | 第32-35页 |
| 2.2.1 高复杂度 HDL 源代码搜索 | 第32-33页 |
| 2.2.2 处理器类设计应用示例 | 第33-34页 |
| 2.2.3 通用外设类设计应用示例 | 第34-35页 |
| 2.3 关键技术：组合逻辑环的识别与拆分 | 第35-50页 |
| 2.3.1 组合逻辑环的定义 | 第35-36页 |
| 2.3.2 现有相关研究 | 第36-39页 |
| 2.3.3 组合逻辑环识别理论基础 | 第39-44页 |
| 2.3.4 拆分起点选择理论基础 | 第44-46页 |
| 2.3.5 组合逻辑环识别方法 | 第46-47页 |
| 2.3.6 转化方法 | 第47-50页 |
| 2.6 组合逻辑环的识别与拆分实例分析 | 第50-54页 |
| 2.6.1 实例一 | 第50-52页 |
| 2.6.2 实例二 | 第52-53页 |
| 2.6.3 实例三 | 第53-54页 |
| 2.7 组合逻辑环转化方法应用及算法性能分析 | 第54-55页 |
| 2.8 本章小结 | 第55-57页 |
| 第三章 总线类设计 XD_BUS HDL 源代码质量评估方法应用及电路性能优化 | 第57-75页 |
| 3.1 应用对象 XD_BUS 需求及源代码质量评估结果分析 | 第57-62页 |
| 3.1.1 应用对象 XD_BUS 概述及需求分析 | 第57-59页 |
| 3.1.2 源代码质量评估方法应用 | 第59-61页 |
| 3.1.3 源代码质量评估结果分析 | 第61-62页 |
| 3.1.4 应用对象 XD_BUS 功能及性能需求定义 | 第62页 |
| 3.2 应用对象 XD_BUS 优化方案 | 第62-66页 |
| 3.2.1 应用对象 XD_BUS 架构设计 | 第62-65页 |
| 3.2.2 应用对象 XD_BUS 工作机制 | 第65-66页 |
| 3.3 应用对象 XD_BUS 关键模块设计 | 第66-72页 |
| 3.3.1 关键技术及硬件设计：参考指令译码 | 第66-68页 |
| 3.3.2 关键技术及硬件设计：仲裁器 | 第68-71页 |
| 3.3.3 关键技术及硬件设计：线程间通信技术 | 第71-72页 |
| 3.4 应用对象 XD_BUS 性能分析 | 第72-73页 |
| 3.5 本章小结 | 第73-75页 |
| 第四章 算法类设计 MQ 编码器源代码质量评估方法应用及性能优化 | 第75-111页 |
| 4.1 应用对象 MQ 编码器概述及源代码质量评估结果分析 | 第75-83页 |
| 4.1.1 应用对象 MQ 编码器算法说明 | 第75-77页 |
| 4.1.2 源代码质量评估方法应用 | 第77-78页 |
| 4.1.3 源代码质量评估结果分析 | 第78-79页 |
| 4.1.4 应用对象 MQ 编码器现有相关工作研究 | 第79-83页 |
| 4.2 应用对象 MQ 编码器优化设计方案一：串行编码 | 第83-98页 |
| 4.2.1 总体结构 | 第83-85页 |
| 4.2.2 相邻(CX,D)关系统计及分析 | 第85-88页 |
| 4.2.3 index 关系统计及分析 | 第88-91页 |
| 4.2.4 索引值预测方法 | 第91页 |
| 4.2.5 ILT 优化和 PET 优化 | 第91-92页 |
| 4.2.6 stage1 电路结构 | 第92-93页 |
| 4.2.7 重归一化中迭代次数分析 | 第93-94页 |
| 4.2.8 条件交换优化 | 第94-95页 |
| 4.2.9 stage2 电路结构 | 第95-96页 |
| 4.2.10 ByteOut 过程优化 | 第96-98页 |
| 4.3 应用对象 MQ 编码器优化设计方案一：并行编码 | 第98-105页 |
| 4.3.1 上下文关系提取 | 第98-99页 |
| 4.3.2 索引表优化 | 第99-100页 |
| 4.3.3 索引值求解优化 | 第100-101页 |
| 4.3.4 重归一化优化 | 第101-102页 |
| 4.3.5 四级流水结构 | 第102-103页 |
| 4.3.6 第一级流水电路结构 | 第103-104页 |
| 4.3.7 第二级流水电路结构 | 第104-105页 |
| 4.4 实验结果及性能分析 | 第105-110页 |
| 4.4.1 功能仿真结果 | 第105-106页 |
| 4.4.2 综合结果及分析 | 第106-109页 |
| 4.4.3 实现结果 | 第109-110页 |
| 4.5 本章小结 | 第110-111页 |
| 第五章 通用外设类设计HDL源代码质量评估应用研究 | 第111-127页 |
| 5.1 应用对象需求分析及工作概述 | 第111-112页 |
| 5.2 研究对象概述及分析：MMC/SD/TF 卡控制器 IP 核 | 第112-115页 |
| 5.2.1 MMC/SD/TF 卡接口概述 | 第112页 |
| 5.2.2 MMC/SD/TF 卡工作模式说明 | 第112-114页 |
| 5.2.3 MMC/SD/TF 卡指令和工作时序说明 | 第114-115页 |
| 5.3 可配置 IP 核设计方案 | 第115-120页 |
| 5.3.1 分析功能需求 | 第115-116页 |
| 5.3.2 建立硬件架构 | 第116-119页 |
| 5.3.3 分析结构特点 | 第119-120页 |
| 5.4 软件实现 | 第120-125页 |
| 5.4.1 总体实现方案 | 第120-122页 |
| 5.4.2 接口设计 | 第122-123页 |
| 5.4.3 IP 核实现 | 第123-125页 |
| 5.5 实验结果及性能分析 | 第125-126页 |
| 5.6 本章小结 | 第126-127页 |
| 第六章 总结与展望 | 第127-131页 |
| 6.1 总结 | 第127-129页 |
| 6.2 展望 | 第129-131页 |
| 致谢 | 第131-133页 |
| 参考文献 | 第133-145页 |
| 攻读博士学位期间的研究成果 | 第145-148页 |
| 第一作者学术论文 | 第145页 |
| 非第一作者学术论文 | 第145-146页 |
| 申请专利 | 第146-147页 |
| 参加研究的科研项目 | 第147-148页 |
