摘要 | 第4-5页 |
ABSTRACT | 第5-6页 |
第1章 绪论 | 第13-19页 |
1.1 课题背景 | 第13-14页 |
1.2 SoC芯片常用接口简述 | 第14-15页 |
1.3 神经网络硬件发展现状 | 第15-16页 |
1.4 选题意义 | 第16-18页 |
1.4.1 课题创新点 | 第17页 |
1.4.2 课题采用的关键技术 | 第17-18页 |
1.5 论文结构安排 | 第18-19页 |
第2章 技术背景 | 第19-26页 |
2.1 神经网络算法 | 第19-23页 |
2.1.1 正向传播网络 | 第19-21页 |
2.1.2 反向传播网络 | 第21-23页 |
2.2 机器学习加速器芯片简介 | 第23-25页 |
2.3 本章小结 | 第25-26页 |
第3章 AXI总线接口及SPI接口研究 | 第26-38页 |
3.1 AXI总线接口研究 | 第26-32页 |
3.1.1 AXI总线接口的5个传输通道 | 第26-27页 |
3.1.2 AXI总线接口与Interconnect | 第27-29页 |
3.1.3 AXI总线接口读、写时序 | 第29-30页 |
3.1.4 AXI总线接口通道握手时序 | 第30-32页 |
3.2 SPI接口研究 | 第32-36页 |
3.2.1 SPI接口信号 | 第32-33页 |
3.2.1.1 MOSI信号引脚 | 第32页 |
3.2.1.2 MISO信号引脚 | 第32-33页 |
3.2.1.3 SCLK信号引脚 | 第33页 |
3.2.1.4 SS信号引脚 | 第33页 |
3.2.2 SPI主从模式 | 第33-34页 |
3.2.3 SPI传输方式与时序 | 第34-36页 |
3.2.3.1 CPHA=0时的传输时序图 | 第34-35页 |
3.2.3.2 CPHA=1时的传输时序图 | 第35-36页 |
3.3 加速器芯片的SPI传输时序图 | 第36-37页 |
3.3.1 读请求-发送 | 第36页 |
3.3.2 读请求-接收 | 第36-37页 |
3.3.3 写请求 | 第37页 |
3.3.4 写请求-应答 | 第37页 |
3.4 本章小结 | 第37-38页 |
第4章 SPI接口模块设计 | 第38-57页 |
4.1 加速器芯片整体描述 | 第38-39页 |
4.2 SPI接口模块结构设计 | 第39-45页 |
4.2.1 SPI模块整体结构图 | 第39-41页 |
4.2.2 SPI子模块划分与引脚描述 | 第41-43页 |
4.2.3 SPI模块寄存器设置 | 第43-45页 |
4.3 SPI模块RTL代码设计 | 第45-56页 |
4.3.1 AXI接口的设计 | 第45-48页 |
4.3.2 SPI发送接收模块的设计 | 第48-52页 |
4.3.3 时钟波特率模块设计 | 第52-53页 |
4.3.4 缓存buffer的设计 | 第53-55页 |
4.3.5 中断模块的设计 | 第55-56页 |
4.4 本章小结 | 第56-57页 |
第5章 SPI模块的验证与测试 | 第57-77页 |
5.1 芯片验证技术简述 | 第57-59页 |
5.2 SPI接口功能验证 | 第59-66页 |
5.2.1 AXI接口的验证 | 第59-60页 |
5.2.2 SPI主模式发送接收模块验证 | 第60-61页 |
5.2.3 SPI从模式发送接收模块验证 | 第61-62页 |
5.2.4 SPI时钟波特率模块验证 | 第62-63页 |
5.2.5 缓存buffer模块的验证 | 第63-64页 |
5.2.6 中断信号的验证 | 第64-65页 |
5.2.7 整体模块验证 | 第65-66页 |
5.3 FPGA板级验证 | 第66-73页 |
5.3.1 FPGA原型验证板简介 | 第66-67页 |
5.3.2 USB转接SPI接口测试板 | 第67-71页 |
5.3.3 FPGA平台验证 | 第71-73页 |
5.4 芯片成品测试 | 第73-75页 |
5.5 本章小结 | 第75-77页 |
第6章 结论与展望 | 第77-78页 |
6.1 结论 | 第77页 |
6.2 进一步的工作方向 | 第77-78页 |
致谢 | 第78-79页 |
参考文献 | 第79-81页 |
攻读学位期间发表的学术论文及参加科研的情况 | 第81页 |