| 摘要 | 第1-7页 |
| Abstract | 第7-9页 |
| 第一章 引言 | 第9-20页 |
| 1.研究动机和背景 | 第9-15页 |
| ·芯片速度分级策略的研究背景和发展现状 | 第12-13页 |
| ·芯片频率分布预估方法——SSTA的研究现状 | 第13-14页 |
| ·多PVT点下晶体管级电路仿真的研究背景和发展现状 | 第14-15页 |
| 2.本文的研究内容和主要贡献 | 第15-18页 |
| ·高性能芯片速度分级策略优化的完整解决方案 | 第16-17页 |
| ·基于数据复用的增量式PVT点电路快速仿真方法 | 第17-18页 |
| 3.本文的组织结构 | 第18-20页 |
| 第二章 芯片速度分级策略优化的核心问题和主要难点 | 第20-37页 |
| 1. 芯片速度分级策略的概念 | 第20-22页 |
| 2. 芯片速度分级算法的输入来源:统计静态时序分析 | 第22-25页 |
| 3. 影响芯片利润的几个重要因素 | 第25-35页 |
| ·销售收益和分级边界 | 第28-32页 |
| ·测试成本和测试顺序 | 第32-34页 |
| ·分级个数对芯片利润的影响 | 第34-35页 |
| 4. 本章小结 | 第35-37页 |
| 第三章 芯片速度分级策略的系统优化方案 | 第37-82页 |
| 1. 适用于锁存器电路的芯片速度分级优化问题 | 第37-39页 |
| 2. 基于GSCM的快速锁存器电路SSTA算法 | 第39-46页 |
| ·广义随机配置法在SSTA问题中的应用 | 第40-43页 |
| ·针对高性能锁存器电路的SSTA算法 | 第43-46页 |
| 3. 芯片速度分级策略的优化方案 | 第46-69页 |
| ·两种优化方案 | 第47-49页 |
| ·分离式的优化方案 | 第49-63页 |
| ·整合式的优化方案 | 第63-67页 |
| ·分级个数的优化方法 | 第67-69页 |
| 4. 数值实验结果和分析 | 第69-80页 |
| ·SSTA算法的精度和速度分析 | 第69-71页 |
| ·分离式优化方案的数值结果 | 第71-76页 |
| ·整合式优化方案的数值结果 | 第76-80页 |
| 5. 本章小结 | 第80-82页 |
| 第四章 多PVT点电路时域仿真的已有方法回顾 | 第82-92页 |
| 1. 确定PVT点下的电路仿真 | 第82-84页 |
| ·确定PVT点下的时域仿真流程 | 第83-84页 |
| ·时间步长控制技术 | 第84页 |
| 2. 考虑PVT偏差的多PVT点电路仿真 | 第84-90页 |
| ·基于减少采样点个数的加速算法——统计方法 | 第85-86页 |
| ·基于快速矩阵求解的加速算法——预条件法 | 第86-88页 |
| ·基于增大时间步长的加速算法——FCB方法 | 第88-90页 |
| 3. 本章小结 | 第90-92页 |
| 第五章 基于数据复用的增量式仿真方法(DRIAM) | 第92-108页 |
| 1. 基础电路响应和增量电路响应 | 第92-96页 |
| 2. 增量电路的建立求解和DRIAM方法 | 第96-98页 |
| 3. DRIAM在SPICE-LIKE时域仿真流程中的实现 | 第98-102页 |
| 4. 数值实验结果和分析 | 第102-107页 |
| ·边界采点实验结果 | 第102-106页 |
| ·Monte Carlo采点实验结果 | 第106-107页 |
| 5. 本章小结 | 第107-108页 |
| 第六章 总结与展望 | 第108-112页 |
| 1. 全文总结 | 第108-110页 |
| 2. 未来展望 | 第110-112页 |
| 参考文献 | 第112-118页 |
| 已发表文章与已申请专利列表 | 第118-119页 |
| 1. 已发表文章列表 | 第118页 |
| 2. 已申请专利列表 | 第118-119页 |
| 致谢 | 第119-120页 |
