摘要 | 第4-5页 |
Abstract | 第5页 |
第1章 绪论 | 第9-17页 |
1.1 课题研究背景及意义 | 第9-12页 |
1.2 可测试性设计发展状况 | 第12-13页 |
1.3 可测试性设计面临的挑战 | 第13-14页 |
1.4 本课题完成的工作 | 第14页 |
1.5 论文结构 | 第14-17页 |
第2章 可测试性设计概述 | 第17-27页 |
2.1 故障模型 | 第17-20页 |
2.1.1 固定型故障模型 | 第18页 |
2.1.2 时延故障模型 | 第18-19页 |
2.1.3 桥接故障模型 | 第19-20页 |
2.2 可测试性设计方法 | 第20-24页 |
2.2.1 扫描(Scan)测试 | 第20-22页 |
2.2.2 内建自(Build in Self)测试 | 第22-23页 |
2.2.3 边界扫描(Boundary Scan)测试 | 第23-24页 |
2.2.4 实速(At-Speed)扫描测试 | 第24页 |
2.3 本章小结 | 第24-27页 |
第3章 PCIE的可测试性设计与实现 | 第27-41页 |
3.1 PCIE结构说明 | 第27-29页 |
3.1.1 PCIE层次结构 | 第27-28页 |
3.1.2 PCIE功能框图 | 第28-29页 |
3.1.3 PCIE设计规格 | 第29页 |
3.2 PCIE可测试性设计的方案分析 | 第29-32页 |
3.2.1 MBIST方案分析 | 第29-30页 |
3.2.2 扫描测试方案分析 | 第30-31页 |
3.2.3 实速扫描测试方案分析 | 第31-32页 |
3.3 PCIE可测试性设计的具体实现 | 第32-38页 |
3.3.1 PCIE可测试性设计实现流程 | 第32-33页 |
3.3.2 MBIST的具体实现 | 第33-34页 |
3.3.3 扫描测试的具体实现 | 第34-35页 |
3.3.4 实速扫描测试的具体实现 | 第35-36页 |
3.3.5 测试向量生成 | 第36-38页 |
3.4 本章小结 | 第38-41页 |
第4章 PCIE测试覆盖率的优化 | 第41-49页 |
4.1 覆盖率的定义 | 第41页 |
4.2 PCIE测试覆盖率优化实施 | 第41-45页 |
4.2.1 修复寄存器复位端和时钟端不可控的问题 | 第41-44页 |
4.2.2 修复存储器周围阴影逻辑不可测的问题 | 第44-45页 |
4.3 测试覆盖率优化结果与分析 | 第45-47页 |
4.4 本章小结 | 第47-49页 |
第5章 PCIE仿真时间和测试时间的优化 | 第49-57页 |
5.1 仿真时间和测试时间 | 第49页 |
5.2 PCIE仿真时间和测试时间优化实施 | 第49-54页 |
5.2.1 扫描压缩 | 第49-53页 |
5.2.2 精简测试向量 | 第53-54页 |
5.2.3 并行仿真 | 第54页 |
5.3 仿真时间和测试时间优化结果与分析 | 第54-55页 |
5.4 本章小结 | 第55-57页 |
第6章 PCIE测试功耗的优化 | 第57-65页 |
6.1 测试功耗的分析 | 第57-58页 |
6.2 测试功耗分析流程 | 第58-59页 |
6.3 PCIE测试功耗优化实施 | 第59-63页 |
6.3.1 优化测试向量无关位 | 第59-60页 |
6.3.2 组合逻辑门控技术 | 第60-61页 |
6.3.3 应用IEEE P1500测试标准 | 第61-63页 |
6.4 测试功耗优化结果与分析 | 第63-64页 |
6.5 本章小结 | 第64-65页 |
第7章 PCIE的物理设计以及MBIST和实速扫描结果 | 第65-69页 |
7.1 物理设计流程 | 第65-66页 |
7.2 PCIE的物理设计结果 | 第66-67页 |
7.3 PCIE的MBIST结果 | 第67-68页 |
7.4 PCIE的实速扫描测试结果 | 第68页 |
7.5 本章小结 | 第68-69页 |
第8章 总结与展望 | 第69-73页 |
8.1 芯片设计流程总结 | 第69-70页 |
8.2 下一步工作方向 | 第70-71页 |
8.3 本章小结 | 第71-73页 |
结论 | 第73-75页 |
参考文献 | 第75-79页 |
附录A 扫描链插入实现脚本 | 第79-83页 |
附录B ATPG实现脚本 | 第83-85页 |
附录C 功耗分析实现脚本 | 第85-87页 |
攻读硕士期间所发表的学术论文 | 第87-89页 |
致谢 | 第89页 |