| 第1章 绪论 | 第1-17页 |
| ·概述 | 第12-13页 |
| ·集成电路测试 | 第13-15页 |
| ·离线测试(Offline Testing) | 第13-14页 |
| ·在线测试(Ouline Testing) | 第14-15页 |
| ·IP核测试(IP Core Testing) | 第15页 |
| ·研究背景 | 第15页 |
| ·论文组织 | 第15-17页 |
| 第2章 一种新的自对偶电路的构造方法 | 第17-27页 |
| ·自对偶的含义 | 第17-18页 |
| ·全新的自对偶构造方法 | 第18-20页 |
| ·示例电路的验证 | 第20-22页 |
| ·自对偶电路硬件复杂度的分析 | 第22-26页 |
| ·实验中使用的基准电路 | 第22-23页 |
| ·实验环境 | 第23页 |
| ·自对偶电路硬件复杂度的比较 | 第23-26页 |
| ·本章结论 | 第26-27页 |
| 第3章 互补逻辑-交替互补逻辑的改进和验证 | 第27-38页 |
| ·CL-ACL结构概述 | 第27-28页 |
| ·CL-ACL的改进 | 第28-31页 |
| ·三处改进 | 第28-30页 |
| ·关键延迟的分析 | 第30-31页 |
| ·CL-ACL的模拟验证 | 第31-36页 |
| ·正常无差错运行时的电路波形 | 第31-32页 |
| ·单一差错情况下的电路波形 | 第32-34页 |
| ·多重差错情况下的电路波形 | 第34-36页 |
| ·本章结论 | 第36-38页 |
| 第4章 在线测试与容错电路的性能分析 | 第38-52页 |
| ·在线测试与容错技术概述 | 第38-39页 |
| ·基本方法 | 第38-39页 |
| ·复合方法 | 第39页 |
| ·在线测试与容错 VLSI电路的设计 | 第39-43页 |
| ·实验中使用的在线测试与容错结构 | 第39-43页 |
| ·实验中使用的基准电路 | 第43页 |
| ·实验环境 | 第43页 |
| ·硬件复杂度分析 | 第43-48页 |
| ·硬件复杂度比较 | 第43-48页 |
| ·小结 | 第48页 |
| ·故障响应率分析 | 第48-51页 |
| ·故障响应率的含义 | 第48-49页 |
| ·故障响应率比较 | 第49-51页 |
| ·小结 | 第51页 |
| ·本章结论 | 第51-52页 |
| 第5章 在线测试与容错 IP核 | 第52-63页 |
| ·IP核概述 | 第52-53页 |
| ·IP核测试 | 第53-56页 |
| ·IP硬核测试 | 第53-55页 |
| ·lP软核测试 | 第55页 |
| ·IP固核测试 | 第55-56页 |
| ·具有在线测试能力的 IP软核 | 第56-62页 |
| ·通用CL-ACL结构VHDL描述的说明 | 第56-58页 |
| ·在线测试与容错结构Verilog HDL描述的说明 | 第58-62页 |
| ·本章结论 | 第62-63页 |
| 第6章 结论与展望 | 第63-64页 |
| 致谢 | 第64-65页 |
| 参考文献 | 第65-68页 |
| 附录A 通用 CL-ACL结构的 VHDL程序 | 第68-74页 |
| 附录B 在线测试与容错结构的 Verilog HDL程序 | 第74-94页 |
| 个人简历 在读期间发表的学术论文和研究成果 | 第94页 |