| 中文摘要 | 第3-4页 |
| Abstract | 第4-5页 |
| 第一章 绪论 | 第9-15页 |
| 1.1 集成电路技术发展历程概述 | 第9-10页 |
| 1.2 SOC设计的发展现状 | 第10-13页 |
| 1.2.1 国内外SOC技术的现状和挑战 | 第11-12页 |
| 1.2.2 IP核复用技术的产业现状 | 第12-13页 |
| 1.3 课题的研究意义 | 第13-14页 |
| 1.4 本论文的章节安排和主要内容 | 第14-15页 |
| 第二章 背景知识及SPI协议介绍 | 第15-30页 |
| 2.1 硬件描述语言介绍 | 第15-16页 |
| 2.1.1 VHDL | 第15-16页 |
| 2.1.2 Verilog HDL | 第16页 |
| 2.2 SOC的技术背景 | 第16-21页 |
| 2.2.1 SOC的定义 | 第16-17页 |
| 2.2.2 SOC的设计方法与流程 | 第17-20页 |
| 2.2.3 SOC建模 | 第20-21页 |
| 2.3 IP核和IP复用技术 | 第21-23页 |
| 2.3.1 IP内核的三种类型 | 第22-23页 |
| 2.3.2 IP复用技术 | 第23页 |
| 2.4 可复用IP核的设计 | 第23-25页 |
| 2.4.1 IP核的设计方法 | 第23-24页 |
| 2.4.2 IP软核的设计流程 | 第24-25页 |
| 2.5 SPI协议 | 第25-29页 |
| 2.5.1 SPI的接口信号 | 第26页 |
| 2.5.2 SPI的工作模式 | 第26页 |
| 2.5.3 SPI的系统构成 | 第26-27页 |
| 2.5.4 SPI的传输时序 | 第27-29页 |
| 2.6 本章总结 | 第29-30页 |
| 第三章 基于微控制器的SPI IP软核的设计与实现 | 第30-49页 |
| 3.1 设计目标 | 第30页 |
| 3.2 模块划分 | 第30-33页 |
| 3.2.1 顶层设计 | 第30页 |
| 3.2.2 模块划分和接口信号设计 | 第30-33页 |
| 3.3 SPI主机寄存器设置 | 第33-36页 |
| 3.4 IP软核的Verilog HDL实现 | 第36-48页 |
| 3.4.1 设计思路 | 第36页 |
| 3.4.2 微控制器接口子模块设计 | 第36-39页 |
| 3.4.3 控制状态机子模块设计 | 第39-41页 |
| 3.4.4 时钟逻辑产生子模块设计 | 第41-44页 |
| 3.4.5 SPI发送逻辑子模块设计 | 第44-47页 |
| 3.4.6 SPI接收逻辑子模块设计 | 第47-48页 |
| 3.5 本章总结 | 第48-49页 |
| 第四章 基于Wishbone总线的SPI IP软核的设计与实现 | 第49-65页 |
| 4.1 Wishbone总线介绍 | 第49-53页 |
| 4.2 设计目标 | 第53页 |
| 4.3 模块划分 | 第53-57页 |
| 4.3.1 顶层设计 | 第53-54页 |
| 4.3.2 模块划分和接口信号设计 | 第54-57页 |
| 4.4 寄存器设置 | 第57-58页 |
| 4.5 IP软核的Verilog HDL实现 | 第58-64页 |
| 4.5.1 设计思路 | 第58-59页 |
| 4.5.2 时钟、寄存器的设计 | 第59-60页 |
| 4.5.3 Wishbone总线接口模块设计 | 第60-62页 |
| 4.5.4 内部控制寄存器模块设计 | 第62-64页 |
| 4.6 本章总结 | 第64-65页 |
| 第五章 仿真验证 | 第65-78页 |
| 5.1 仿真原理概述 | 第65页 |
| 5.2 基于微控制器的SPI IP软核的仿真验证 | 第65-71页 |
| 5.2.1 仿真思路和测试任务设计 | 第65页 |
| 5.2.2 仿真结果分析 | 第65-71页 |
| 5.3 基于Wishbone总线的SPI IP软核的仿真验证 | 第71-77页 |
| 5.3.1 仿真思路和测试任务设计 | 第71页 |
| 5.3.2 仿真结果分析 | 第71-77页 |
| 5.4 本章总结 | 第77-78页 |
| 第六章 结论 | 第78-79页 |
| 参考文献 | 第79-82页 |
| 硕士期间研究成果 | 第82-83页 |
| 致谢 | 第83页 |
