基于扫描设计的集成电路可测试性设计研究
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第6-10页 |
| 1.1 论文选题背景 | 第6-7页 |
| 1.1.1 SOC现阶段面临的困难 | 第6-7页 |
| 1.1.2 SOC测试时间分析 | 第7页 |
| 1.2 国内外研究现状 | 第7-8页 |
| 1.2.1 国外研究及应用情况 | 第7-8页 |
| 1.2.2 国内研究及应用情况 | 第8页 |
| 1.3 主要研究工作 | 第8-9页 |
| 1.4 论文组织架构 | 第9-10页 |
| 第二章 可测性技术 | 第10-21页 |
| 2.1 扫描设计 | 第10-14页 |
| 2.2 边界扫描 | 第14-16页 |
| 2.3 内建自测试 | 第16-19页 |
| 2.4 ITC’02测试集 | 第19-20页 |
| 2.5 本章小结 | 第20-21页 |
| 第三章 扫描链的研究 | 第21-34页 |
| 3.1 扫描链概述 | 第21页 |
| 3.2 单扫描链的研究 | 第21-26页 |
| 3.2.1 内部逻辑跳变分析 | 第21-22页 |
| 3.2.2 测试向量重排序 | 第22-24页 |
| 3.2.3 两种数据压缩算法分析 | 第24-26页 |
| 3.3 多扫描链的平衡算法研究 | 第26-33页 |
| 3.3.1 BFD和FFD算法 | 第26-28页 |
| 3.3.2 MVA和MVA_Reg算法 | 第28-29页 |
| 3.3.3 TAD和TAD_Reg算法 | 第29-30页 |
| 3.3.4 上述几种算法在实际测试中应用 | 第30-33页 |
| 3.4 本章小结 | 第33-34页 |
| 第四章 存储器BIST的研究 | 第34-52页 |
| 4.1 基本的故障模型 | 第34-35页 |
| 4.1.1 存储单元功能故障 | 第34-35页 |
| 4.1.2 地址译码电路功能故障 | 第35页 |
| 4.2 基本的故障算法 | 第35-37页 |
| 4.2.1 MSCAN算法 | 第36页 |
| 4.2.2 Checkerboard算法 | 第36-37页 |
| 4.2.3 March算法 | 第37页 |
| 4.3 BIST电路设计实现 | 第37-46页 |
| 4.3.1 整体设计原理图 | 第37-38页 |
| 4.3.2 BIST状态机设计 | 第38-40页 |
| 4.3.3 BIST地址向量发生器设计 | 第40-42页 |
| 4.3.4 BIST读/写控制器设计 | 第42-44页 |
| 4.3.5 BIST特征值压缩比较设计 | 第44-46页 |
| 4.4 BIST设计整体仿真图 | 第46-51页 |
| 4.5 本章小结 | 第51-52页 |
| 第五章 芯片实现 | 第52-60页 |
| 5.1 ATE自动化测试系统介绍 | 第52-56页 |
| 5.1.1 登录界面 | 第52页 |
| 5.1.2 主界面 | 第52-54页 |
| 5.1.3 测试项目说明 | 第54页 |
| 5.1.4 测试步骤编写 | 第54-56页 |
| 5.2 仿真工具Verdi介绍 | 第56-57页 |
| 5.3 测试报告 | 第57-59页 |
| 5.4 本章小结 | 第59-60页 |
| 总结和展望 | 第60-61页 |
| 致谢 | 第61-62页 |
| 参考文献 | 第62-65页 |
| 附录 | 第65-85页 |
