| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 目录 | 第6-8页 |
| 第一章 绪论 | 第8-14页 |
| 1.1 高速通信系统 | 第8-11页 |
| 1.1.1 光纤通信 | 第8-10页 |
| 1.1.2 SerDes 接口 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-12页 |
| 1.2.1 盲过采样时钟数据恢复（CDR）电路的研究现状 | 第11页 |
| 1.2.2 半盲型过采样 CDR 研究现状 | 第11-12页 |
| 1.3 论文的研究内容和结构 | 第12-14页 |
| 第二章 时钟数据恢复电路概述 | 第14-27页 |
| 2.1 时钟数据恢复电路结构 | 第14-19页 |
| 2.1.1 基于锁相环结构的 CDR | 第15-16页 |
| 2.1.2 基于相位插值结构的 CDR | 第16页 |
| 2.1.3 脉冲注入锁定式 CDR | 第16-17页 |
| 2.1.4 过采样 CDR | 第17页 |
| 2.1.5 基于门电路环振的 CDR | 第17-18页 |
| 2.1.6 基于高 Q 带通滤波器的 CDR | 第18页 |
| 2.1.7 基于模数转换结构的前馈型 CDR | 第18-19页 |
| 2.2 噪声与抖动 | 第19-26页 |
| 2.2.1 噪声 | 第19-21页 |
| 2.2.2 抖动 | 第21-26页 |
| 2.3 本章小结 | 第26-27页 |
| 第三章 高可靠性盲过采样 CDR 设计 | 第27-40页 |
| 3.1 经典盲过采样 CDR 电路结构 | 第27页 |
| 3.2 盲过采样 CDR 的数据恢复逻辑 | 第27-31页 |
| 3.2.1 多数判决 | 第28-29页 |
| 3.2.2 鉴相编码 | 第29-30页 |
| 3.2.3 超前滞后锁相环法 | 第30-31页 |
| 3.3 高可靠性盲过采样 CDR 电路的设计 | 第31-35页 |
| 3.3.1 同步调整电路 | 第32-33页 |
| 3.3.2 滤波整形电路 | 第33-34页 |
| 3.3.3 鉴相编码电路 | 第34-35页 |
| 3.4 高可靠性盲过采样 CDR 仿真 | 第35-39页 |
| 3.5 本章小结 | 第39-40页 |
| 第四章 高锁定范围半盲型过采样 CDR 设计 | 第40-59页 |
| 4.1 经典半盲型过采样 CDR 电路结构 | 第40-41页 |
| 4.2 高锁定范围半盲型过采样 CDR 电路设计 | 第41-49页 |
| 4.2.1 电路结构 | 第41-42页 |
| 4.2.2 电路工作方式 | 第42-43页 |
| 4.2.3 FD 电路 | 第43-44页 |
| 4.2.4 VCO 电路设计 | 第44-45页 |
| 4.2.5 DAC 电路设计 | 第45-49页 |
| 4.3 高锁定范围半盲型过采样 CDR 仿真 | 第49-57页 |
| 4.3.1 VCO 电路仿真 | 第49-51页 |
| 4.3.2 DAC 电路仿真 | 第51-53页 |
| 4.3.3 半盲型过采样 CDR 整体仿真 | 第53-57页 |
| 4.4 本章小结 | 第57-59页 |
| 第五章 时钟数据恢复电路的 FPGA 验证 | 第59-71页 |
| 5.1 FPGA 技术及电子设计自动化 | 第59-63页 |
| 5.1.1 FPGA 设计方法及流程 | 第59-61页 |
| 5.1.2 FPGA 的体系与本设计选型 | 第61-63页 |
| 5.2 FPGA 验证方案 | 第63-66页 |
| 5.3 盲过采样 CDR 的 FPGA 验证 | 第66-68页 |
| 5.4 盲过采样 CDR 的后端设计 | 第68-70页 |
| 5.5 本章小结 | 第70-71页 |
| 第六章 总结与展望 | 第71-73页 |
| 6.1 主要工作及研究成果 | 第71-72页 |
| 6.2 对下一步工作的展望 | 第72-73页 |
| 参考文献 | 第73-76页 |
| 附录1 攻读硕士学位期间撰写的论文 | 第76-77页 |
| 附录2 攻读硕士学位期间申请的专利 | 第77-78页 |
| 致谢 | 第78页 |