| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 缩略词表 | 第14-15页 |
| 第一章 绪论 | 第15-21页 |
| 1.1 研究背景 | 第15-16页 |
| 1.2 国内外研究现状 | 第16-18页 |
| 1.3 论文主要思路和内容 | 第18-20页 |
| 1.4 论文组织结构 | 第20-21页 |
| 第二章 硬件木马及其检测方法概述 | 第21-30页 |
| 2.1 硬件木马简介 | 第21-23页 |
| 2.2 硬件木马分类 | 第23-26页 |
| 2.3 硬件木马及攻击者特性 | 第26-27页 |
| 2.4 硬件木马检测方法 | 第27-29页 |
| 2.4.1 逻辑测试法 | 第28页 |
| 2.4.2 侧信道分析法 | 第28-29页 |
| 2.5 本章小结 | 第29-30页 |
| 第三章 可疑电路结构分析与检测 | 第30-52页 |
| 3.1 门级网表预处理 | 第31-37页 |
| 3.1.1 开发语言选择 | 第31-32页 |
| 3.1.2 门级网表图模型建立 | 第32-33页 |
| 3.1.3 遍历算法选择 | 第33-34页 |
| 3.1.4 数据存储结构建立 | 第34-37页 |
| 3.2 可疑电路结构分析 | 第37-40页 |
| 3.2.1 异步电路 | 第37-38页 |
| 3.2.2 复位及时钟路径的逻辑操作 | 第38-39页 |
| 3.2.3 异常端口 | 第39页 |
| 3.2.4 低活性结点 | 第39-40页 |
| 3.3 可疑电路结构检测方法 | 第40-49页 |
| 3.3.1 可疑电路结构遍历匹配 | 第41-43页 |
| 3.3.2 低活性结点检测 | 第43-49页 |
| 3.4 可疑列表分析处理 | 第49-51页 |
| 3.4.1 可疑列表处理 | 第49-50页 |
| 3.4.2 可疑列表模块化 | 第50-51页 |
| 3.5 本章小结 | 第51-52页 |
| 第四章 针对UART的硬件木马设计与检测 | 第52-75页 |
| 4.1 基准电路选取 | 第52-54页 |
| 4.2 硬件木马设计 | 第54-60页 |
| 4.2.1 RTL级硬件木马设计 | 第54-55页 |
| 4.2.1.1 UART_T1_RTL木马设计 | 第54-55页 |
| 4.2.1.2 UART_T2_RTL木马设计 | 第55页 |
| 4.2.2 门级硬件木马设计 | 第55-58页 |
| 4.2.2.1 UART_T3_GL木马设计 | 第55-56页 |
| 4.2.2.2 UART_T4_GL木马设计 | 第56-57页 |
| 4.2.2.3 UART_T5_GL木马设计 | 第57-58页 |
| 4.2.3 随机插入硬件木马 | 第58-60页 |
| 4.3 基于可疑结构分析的硬件木马检测 | 第60-74页 |
| 4.3.1 待测电路逻辑/物理设计 | 第60-62页 |
| 4.3.2 网表预处理及网络路径分离 | 第62-64页 |
| 4.3.3 可疑电路结构检测 | 第64-68页 |
| 4.3.3.1 可疑电路结构遍历 | 第64-66页 |
| 4.3.3.2 低活性结点检测 | 第66-68页 |
| 4.3.4 可疑结构分析处理 | 第68-71页 |
| 4.3.4.1 可疑结构分析 | 第68-69页 |
| 4.3.4.2 可疑信号集分析 | 第69-71页 |
| 4.3.5 木马电路分析确认 | 第71-74页 |
| 4.4 本章小结 | 第74-75页 |
| 第五章 自动化检测平台设计及针对AES电路的硬件木马检测 | 第75-93页 |
| 5.1 自动化检测平台设计 | 第75-77页 |
| 5.2 针对AES电路的硬件木马检测 | 第77-89页 |
| 5.2.1 AES电路待测网表提取 | 第77-79页 |
| 5.2.2 基于可疑电路结构分析的硬件木马检测 | 第79-89页 |
| 5.2.2.1 网表预处理及网络路径分离 | 第79-80页 |
| 5.2.2.2 可疑电路结构检测 | 第80-83页 |
| 5.2.2.3 可疑结构分析处理 | 第83-85页 |
| 5.2.2.4 木马电路分析确认 | 第85-89页 |
| 5.3 针对AES的硬件木马插入与检测 | 第89-91页 |
| 5.4 检测结果比对 | 第91页 |
| 5.5 本章小结 | 第91-93页 |
| 第六章 总结与展望 | 第93-94页 |
| 致谢 | 第94-95页 |
| 参考文献 | 第95-100页 |
| 攻硕期间取得的研究成果 | 第100-101页 |