YHFT-DX芯片的逻辑综合与物理设计
| 摘要 | 第1-10页 |
| Abstract | 第10-11页 |
| 第一章 绪论 | 第11-17页 |
| ·课题研究背景 | 第11-14页 |
| ·集成电路发展现状 | 第11-13页 |
| ·纳米时代高性能DSP物理设计面临的挑战 | 第13页 |
| ·项目背景 | 第13-14页 |
| ·相关工作研究 | 第14-15页 |
| ·本文的主要工作 | 第15页 |
| ·本文的组织结构 | 第15-17页 |
| 第二章 YHFT-DX代码的层次化逻辑综合 | 第17-33页 |
| ·逻辑综合流程及策略 | 第19-27页 |
| ·逻辑综合的流程 | 第19-20页 |
| ·逻辑综合准备 | 第20-21页 |
| ·逻辑综合策略分析 | 第21-27页 |
| ·YHFT-DX的层次化综合 | 第27-32页 |
| ·数据准备 | 第27-28页 |
| ·模块划分及约束分配 | 第28-30页 |
| ·低功耗技术的应用 | 第30-32页 |
| ·全芯片综合结果对比 | 第32页 |
| ·本章小结 | 第32-33页 |
| 第三章 YHFT-DX的层次化物理设计 | 第33-56页 |
| ·层次化设计流程 | 第33-35页 |
| ·芯片的布图规划 | 第35-39页 |
| ·芯片尺寸的确定 | 第35-37页 |
| ·I/O单元的布局 | 第37-38页 |
| ·宏单元的规划 | 第38-39页 |
| ·芯片的电源规划 | 第39-42页 |
| ·电源环的规划 | 第39-40页 |
| ·电源网格的规划 | 第40-42页 |
| ·硅虚拟原型设计流程 | 第42-43页 |
| ·芯片的层次化流程 | 第43-54页 |
| ·设计的划分 | 第44-45页 |
| ·子模块设计 | 第45-52页 |
| ·顶层设计 | 第52-54页 |
| ·设计的合并 | 第54页 |
| ·设计的物理规则验证 | 第54页 |
| ·本章小结 | 第54-56页 |
| 第四章 芯片级互连的物理设计 | 第56-67页 |
| ·芯片级互连类型的介绍 | 第56-58页 |
| ·引线键合互连 | 第56-57页 |
| ·焊料凸点互连 | 第57-58页 |
| ·互连类型的选择 | 第58-60页 |
| ·面积比较 | 第58-59页 |
| ·成本比较 | 第59页 |
| ·性能比较 | 第59-60页 |
| ·焊料凸点制备倒装芯片的物理实现 | 第60-64页 |
| ·数据准备 | 第60页 |
| ·物理设计流程 | 第60-62页 |
| ·互连的加速方法 | 第62-64页 |
| ·芯片级互联结果分析 | 第64-66页 |
| ·电压降分析 | 第65页 |
| ·电压降修复 | 第65-66页 |
| ·本章小结 | 第66-67页 |
| 第五章 结束语 | 第67-69页 |
| ·全文总结 | 第67页 |
| ·工作展望 | 第67-69页 |
| 致谢 | 第69-71页 |
| 参考文献 | 第71-74页 |
| 作者在学期间取得的学术成果 | 第74页 |
