| 摘要 | 第1-10页 |
| Abstract | 第10-11页 |
| 第一章 绪论 | 第11-17页 |
| ·研究背景 | 第11-12页 |
| ·国内外相关研究工作 | 第12-14页 |
| ·研究内容和创新点 | 第14-15页 |
| ·论文的组织结构 | 第15-17页 |
| 第二章 高速接口 IP 核的 DFT 技术和相关技术 | 第17-30页 |
| ·分类和特点 | 第17-19页 |
| ·IP 核的分类和特点 | 第17-18页 |
| ·高速接口 IP 核的分类和特点 | 第18-19页 |
| ·loopback 功能概述 | 第19-21页 |
| ·loopback 的概念和作用 | 第19-20页 |
| ·loopback 的分类和原理 | 第20-21页 |
| ·BIST 原理简介 | 第21-22页 |
| ·JTAG 概述 | 第22-24页 |
| ·JTAG 接口功能 | 第22页 |
| ·TAP 控制器的状态 | 第22-24页 |
| ·故障模型 | 第24-25页 |
| ·高速接口 IP 核的相关技术 | 第25-28页 |
| ·串并转换（SERDES）技术 | 第25-26页 |
| ·8b10b 编解码技术 | 第26-27页 |
| ·差分传输技术 | 第27-28页 |
| ·误码测试（BERT） | 第28页 |
| ·本章小结 | 第28-30页 |
| 第三章 高速接口 IP 核的 DFT 验证和分析 | 第30-57页 |
| ·高速接口 IP 核的 DFT 验证概述 | 第31-32页 |
| ·高速串口硬核的 DFT 验证 | 第32-50页 |
| ·PCIE2 PHY 的 DFT 验证 | 第33-43页 |
| ·SATA2 PHY 的 DFT 验证 | 第43-45页 |
| ·USB2.0 nanoPHY 的 DFT 验证 | 第45-50页 |
| ·高速并口软核 DDR3 PHY 的 DFT 设计和验证 | 第50-56页 |
| ·DDR3 PHY 的 DFT 结构设计和分析 | 第50-52页 |
| ·可综合的 DDR3 PHY 的 loopback 验证 | 第52-54页 |
| ·DDR3 PHY 的 BIST 结构设计和时序 | 第54-55页 |
| ·基于 BIST 的 DDR3 PHY 的 loopback 验证结果分析 | 第55-56页 |
| ·本章小结 | 第56-57页 |
| 第四章 高性能 CPU 中高速接口 IP 核的 DFT 集成设计和验证 | 第57-70页 |
| ·高速串口硬核的 DFT 集成设计和验证 | 第57-65页 |
| ·PCIE2 PHY 的 DFT 集成设计和验证 | 第57-61页 |
| ·SATA2 PHY 的 DFT 集成设计和验证 | 第61-63页 |
| ·USB2.0 nanoPHY 的 DFT 集成设计和验证 | 第63-65页 |
| ·高速并口软核 DDR3 PHY 的 DFT 集成设计和验证 | 第65-69页 |
| ·DDR3 PHY 的 DFT 集成设计 | 第66-67页 |
| ·DDR3 PHY 的 DFT 集成验证结果分析 | 第67页 |
| ·DDR3 PHY 集成后的测试码分析 | 第67-69页 |
| ·本章小结 | 第69-70页 |
| 第五章 工作总结和展望 | 第70-72页 |
| ·工作总结 | 第70-71页 |
| ·进一步研究和展望 | 第71-72页 |
| 致谢 | 第72-73页 |
| 参考文献 | 第73-76页 |
| 作者在学期间取得的学术成果 | 第76页 |
