| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-15页 |
| 第一章 绪论 | 第15-21页 |
| 1.1 研究背景及意义 | 第15-17页 |
| 1.2 国内外研究现状 | 第17-18页 |
| 1.3 论文内容的章节安排 | 第18-21页 |
| 第二章 高速I/O传输系统及CDR概述 | 第21-33页 |
| 2.1 高速I/O传输系统基本概念 | 第21-24页 |
| 2.1.1 共享总线与点对点链路 | 第21-22页 |
| 2.1.2 并行与串行的基本概念 | 第22页 |
| 2.1.3 同步与时钟 | 第22-24页 |
| 2.2 CDR电路的基本原理 | 第24页 |
| 2.3 CDR电路的基本结构 | 第24-31页 |
| 2.3.1 PLL型时钟数据恢复电路 | 第25-27页 |
| 2.3.2 DLL型时钟数据恢复电路 | 第27-28页 |
| 2.3.3 PS/PI型时钟数据恢复电路 | 第28-30页 |
| 2.3.4 过采样型时钟数据恢复电路 | 第30页 |
| 2.3.5 门控振荡型时钟数据恢复电路 | 第30-31页 |
| 2.4 CDR电路性能的衡量 | 第31-32页 |
| 2.4.1 抖动和相位噪声 | 第31页 |
| 2.4.2 眼图 | 第31-32页 |
| 2.5 本章小结 | 第32-33页 |
| 第三章 CDR频率跟踪环路的设计与仿真 | 第33-57页 |
| 3.1 锁相环（PLL）概述 | 第33-41页 |
| 3.1.1 锁相环（PLL）基本原理 | 第33-36页 |
| 3.1.2 锁相环（PLL）环路分析 | 第36-39页 |
| 3.1.3 锁相环（PLL）的噪声特性 | 第39-41页 |
| 3.2 电荷泵锁相环（CPPLL）的设计 | 第41-54页 |
| 3.2.1 鉴频鉴相器（PFD）的设计 | 第41-43页 |
| 3.2.2 电荷泵（CP）的设计 | 第43-45页 |
| 3.2.3 压控振荡器（VCO） | 第45-51页 |
| 3.2.4 分频器（PD）的设计 | 第51-53页 |
| 3.2.5 无源二阶环路滤波器设计 | 第53-54页 |
| 3.3 CPPLL电路的总体仿真 | 第54-56页 |
| 3.4 本章小结 | 第56-57页 |
| 第四章 CDR相位跟踪环路的设计与仿真 | 第57-73页 |
| 4.1 鉴相器电路 | 第57-61页 |
| 4.1.1 线性鉴相器—Hogge PD | 第57-58页 |
| 4.1.2 非线性鉴相器—Alexander PD | 第58-61页 |
| 4.2 相位插值电路（PI）设计及仿真 | 第61-66页 |
| 4.2.1 相位插值理论 | 第61-63页 |
| 4.2.2 PI电路的设计与仿真 | 第63-66页 |
| 4.3 相位区间选择电路（PS）的设计 | 第66-67页 |
| 4.4 相位跟踪环路中的数字电路模块 | 第67-69页 |
| 4.5 CDR电路的整体仿真 | 第69-71页 |
| 4.6 本章小结 | 第71-73页 |
| 第五章 总结与展望 | 第73-75页 |
| 5.1 工作总结 | 第73页 |
| 5.2 工作展望 | 第73-75页 |
| 参考文献 | 第75-79页 |
| 致谢 | 第79-81页 |
| 作者简介 | 第81-82页 |