系统芯片测试优化关键技术研究
| 摘要 | 第1-5页 |
| Abstract | 第5-13页 |
| 第1章 绪论 | 第13-32页 |
| ·课题背景 | 第13-15页 |
| ·系统芯片的设计与测试 | 第15-23页 |
| ·系统芯片SOC | 第15-17页 |
| ·可测性设计技术 | 第17-21页 |
| ·SOC的测试结构 | 第21-23页 |
| ·SOC测试优化关键技术及研究现状 | 第23-30页 |
| ·测试压缩技术 | 第23-27页 |
| ·测试功耗优化技术 | 第27-29页 |
| ·SOC系统级测试优化技术 | 第29-30页 |
| ·本文主要研究内容 | 第30-32页 |
| 第2章 基于单扫描链的测试数据压缩研究 | 第32-54页 |
| ·引言 | 第32页 |
| ·基于编码的测试数据压缩基本原理 | 第32-36页 |
| ·Golomb编码 | 第33-34页 |
| ·FDR编码 | 第34-35页 |
| ·测试数据预处理技术 | 第35-36页 |
| ·基于蚁群算法的测试向量重排序算法 | 第36-42页 |
| ·测试向量排序 | 第37-38页 |
| ·算法构成 | 第38-41页 |
| ·仿真实验 | 第41-42页 |
| ·基于变游程编码的测试数据压缩算法 | 第42-52页 |
| ·变游程编码的构成 | 第42-45页 |
| ·压缩效率分析 | 第45-47页 |
| ·测试时间分析 | 第47-49页 |
| ·解压缩电路结构 | 第49-51页 |
| ·仿真实验 | 第51-52页 |
| ·本章小结 | 第52-54页 |
| 第3章 基于多扫描链的测试数据压缩研究 | 第54-79页 |
| ·引言 | 第54页 |
| ·基于频率指示索引字典的测试数据压缩算法 | 第54-69页 |
| ·基于字典的数据压缩算法 | 第54-55页 |
| ·算法描述 | 第55-62页 |
| ·压缩效率分析 | 第62-64页 |
| ·解压缩电路结构 | 第64-65页 |
| ·仿真实验 | 第65-69页 |
| ·基于子向量重复性的测试数据压缩算法 | 第69-78页 |
| ·算法描述 | 第69-72页 |
| ·压缩效率分析 | 第72-75页 |
| ·解压缩电路结构 | 第75-76页 |
| ·仿真实验 | 第76-78页 |
| ·本章小结 | 第78-79页 |
| 第4章 测试功耗优化技术研究 | 第79-95页 |
| ·引言 | 第79页 |
| ·功耗分析 | 第79-81页 |
| ·CMOS电路功耗模型 | 第79-80页 |
| ·测试功耗分析 | 第80-81页 |
| ·基于扫描链冻结的测试功耗优化算法 | 第81-86页 |
| ·基本思想 | 第81-83页 |
| ·算法构成 | 第83-84页 |
| ·硬件电路结构 | 第84-85页 |
| ·仿真实验 | 第85-86页 |
| ·低功耗并行测试封装设计 | 第86-94页 |
| ·测试封装设计 | 第86-87页 |
| ·串行测试封装结构分析 | 第87-88页 |
| ·并行测试封装设计 | 第88-93页 |
| ·仿真实验 | 第93-94页 |
| ·本章小结 | 第94-95页 |
| 第5章 系统芯片的测试结构优化技术研究 | 第95-111页 |
| ·引言 | 第95页 |
| ·测试访问机制TAM | 第95-98页 |
| ·测试调度与测试结构优化 | 第98-100页 |
| ·基于Two-Stage GA的测试调度算法 | 第100-110页 |
| ·问题描述 | 第101-103页 |
| ·遗传算法简介 | 第103-104页 |
| ·Sequence-pair数据结构 | 第104-106页 |
| ·测试调度算法构成 | 第106-109页 |
| ·仿真实验 | 第109-110页 |
| ·本章小结 | 第110-111页 |
| 结论 | 第111-113页 |
| 参考文献 | 第113-125页 |
| 攻读学位期间发表的学术论文 | 第125-127页 |
| 致谢 | 第127-128页 |
| 个人简历 | 第128页 |
