功耗约束下的三维芯片测试成本优化方法研究
| 致谢 | 第7-8页 |
| 摘要 | 第8-9页 |
| ABSTRACT | 第9页 |
| 第一章 绪论 | 第14-19页 |
| 1.1 研究背景及意义 | 第14-15页 |
| 1.2 国内外研究现状 | 第15-17页 |
| 1.2.1 低成本测试技术现状 | 第15-16页 |
| 1.2.2 低功耗测试技术现状 | 第16-17页 |
| 1.3 本文工作及组织机构 | 第17-19页 |
| 第二章 三维芯片及其测试技术概述 | 第19-33页 |
| 2.1 三维芯片简介 | 第19-23页 |
| 2.1.1 3D芯片主要制造过程 | 第19-20页 |
| 2.1.2 3D芯片优势与挑战 | 第20-21页 |
| 2.1.3 3D芯片测试过程 | 第21-23页 |
| 2.2 芯片的一般测试技术 | 第23-25页 |
| 2.2.1 内建自测试技术 | 第23-24页 |
| 2.2.2 片外测试技术 | 第24-25页 |
| 2.3 测试调度及其优化技术 | 第25-26页 |
| 2.4 测试数据压缩技术 | 第26-29页 |
| 2.4.1 基于编码的数据压缩方法 | 第26-27页 |
| 2.4.2 基于线性解压器的数据压缩方法 | 第27-28页 |
| 2.4.3 基于广播扫描的数据压缩方法 | 第28-29页 |
| 2.5 低功耗测试技术 | 第29-31页 |
| 2.5.1 移位功耗优化技术 | 第29-30页 |
| 2.5.2 捕获功耗优化技术 | 第30-31页 |
| 2.5.3 低功耗测试调度技术 | 第31页 |
| 2.6 本章小结 | 第31-33页 |
| 第三章 三维芯片层间与核间并行测试调度优化方法 | 第33-46页 |
| 3.1 研究动机 | 第33-34页 |
| 3.2 测试优化方法 | 第34-40页 |
| 3.2.1 三维芯片整体测试流程 | 第34页 |
| 3.2.2 层间与核间移位寄存器设计 | 第34-36页 |
| 3.2.3 寄存器分配方案 | 第36-38页 |
| 3.2.4 多芯核排列的编码方式 | 第38-39页 |
| 3.2.5 离散离子群优化算法 | 第39-40页 |
| 3.3 基于时分的测试结构 | 第40-41页 |
| 3.4 实验结果及分析 | 第41-45页 |
| 3.5 本章小结 | 第45-46页 |
| 第四章 一种基于三态编码的多重数据压缩方案 | 第46-61页 |
| 4.1 研究动机 | 第46页 |
| 4.2 三态信号 | 第46-47页 |
| 4.3 三态相容压缩方法 | 第47-53页 |
| 4.3.1 测试集压缩流程 | 第47-48页 |
| 4.3.2 部分输入精简 | 第48-50页 |
| 4.3.3 部分相容与移位相容 | 第50-51页 |
| 4.3.4 编码方法 | 第51页 |
| 4.3.5 编码示例 | 第51-53页 |
| 4.4 解压结构 | 第53-55页 |
| 4.5 实验结果及分析 | 第55-59页 |
| 4.6 三维结构下的解压结构 | 第59-60页 |
| 4.7 本章小结 | 第60-61页 |
| 第五章 总结与展望 | 第61-63页 |
| 5.1 总结 | 第61页 |
| 5.2 展望 | 第61-63页 |
| 参考文献 | 第63-68页 |
| 攻读硕士学位期间的学术活动及成果情况 | 第68-69页 |
