| 摘要 | 第1-7页 |
| ABSTRACT | 第7-9页 |
| 致谢 | 第9-12页 |
| 插图清单 | 第12-13页 |
| 表格目录 | 第13-14页 |
| 第一章 绪论 | 第14-23页 |
| ·三维芯片概述 | 第14-20页 |
| ·集成电路的发展趋势 | 第14-17页 |
| ·3D ICs 简介 | 第17-20页 |
| ·3D ICs 研究的关键问题 | 第20页 |
| ·国内外研究现状 | 第20-21页 |
| ·课题来源、创新点和结构安排 | 第21-23页 |
| ·课题来源及创新点 | 第21页 |
| ·论文的结构安排 | 第21-23页 |
| 第二章 三维芯片测试的相关介绍 | 第23-39页 |
| ·集成电路测试相关知识介绍 | 第23-25页 |
| ·三维芯片测试概述 | 第25-28页 |
| ·圆片的测试 | 第28-30页 |
| ·圆片的绑定前测试 | 第28-30页 |
| ·圆片的绑定后测试 | 第30页 |
| ·三维片上系统中TSVs 的测试 | 第30-31页 |
| ·三维片上系统的可测性设计 | 第31-39页 |
| ·三维IP 核测试外壳设计 | 第31-34页 |
| ·三维芯片的扫描链设计 | 第34-37页 |
| ·三维芯片架构的TAM 设计 | 第37-39页 |
| 第三章 一种3D NoC 测试的时间优化方法 | 第39-45页 |
| ·概述 | 第39页 |
| ·IP 核的布局设计 | 第39-41页 |
| ·各层TAM 的分配 | 第41-42页 |
| ·实验结果 | 第42-44页 |
| ·本章小结 | 第44-45页 |
| 第四章 一种3D SoC 绑定前的测试时间优化方法 | 第45-51页 |
| ·概述 | 第45页 |
| ·SoC 芯核的测试扫描链设计 | 第45-47页 |
| ·在功耗和引脚限制下对3D SoC 的芯核进行测试调度 | 第47-49页 |
| ·问题描述 | 第47页 |
| ·问题算法 | 第47-49页 |
| ·实验结果 | 第49-50页 |
| ·本章小结 | 第50-51页 |
| 第五章 总结与展望 | 第51-53页 |
| ·论文工作总结 | 第51-52页 |
| ·工作展望 | 第52-53页 |
| 参考文献 | 第53-57页 |
| 附录 | 第57-58页 |
| 攻读硕士学位期间撰写的论文 | 第57页 |
| 研究生阶段参加的项目 | 第57-58页 |