| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 符号对照表 | 第10-11页 |
| 缩略语对照表 | 第11-15页 |
| 第一章 绪论 | 第15-19页 |
| 1.1 设计背景 | 第15-16页 |
| 1.2 现有标准单元库的测试电路 | 第16-17页 |
| 1.3 本文研究内容及章节安排 | 第17-19页 |
| 第二章 性能测试电路设计流程及相关知识介绍 | 第19-27页 |
| 2.1 标准单元库性能测试电路的设计流程 | 第19-20页 |
| 2.2 标准单元库简介 | 第20-23页 |
| 2.3 IC设计中对象的概念 | 第23-24页 |
| 2.4 RISC精简指令集介绍 | 第24-25页 |
| 2.5 脚本语言简介 | 第25页 |
| 2.6 本章小结 | 第25-27页 |
| 第三章 性能测试电路的设计 | 第27-41页 |
| 3.1 性能测试电路的整体介绍 | 第27页 |
| 3.2 LM_CPU模块设计及仿真 | 第27-32页 |
| 3.2.1 LM_CPU整体模块 | 第27-28页 |
| 3.2.2 LM_CPU指令集介绍 | 第28-29页 |
| 3.2.3 LM_CPU复位 | 第29-30页 |
| 3.2.4 LM_CPU仿真验证 | 第30-32页 |
| 3.3 LM_ROM模块介绍 | 第32-37页 |
| 3.3.1 LM_ROM模块整体结构 | 第32-33页 |
| 3.3.2 LM_ROM模块存储的程序 | 第33-37页 |
| 3.4 LM_SYS顶层模块设计及仿真 | 第37-40页 |
| 3.4.1 顶层模块verilog设计 | 第37-38页 |
| 3.4.2 整体仿真验证 | 第38-40页 |
| 3.5 本章小结 | 第40-41页 |
| 第四章 性能测试电路的逻辑综合及STA分析 | 第41-59页 |
| 4.1 DC综合工具的基本流程介绍 | 第41-43页 |
| 4.2 标准单元库性能测试电路的综合 | 第43-48页 |
| 4.3 DC输出报告的分析 | 第48-50页 |
| 4.4 综合后的静态时序分析 | 第50-54页 |
| 4.5 不同版本 0.18μm标准单元库综合后的性能分析 | 第54-56页 |
| 4.6 本章小结 | 第56-59页 |
| 第五章 性能测试电路的物理设计 | 第59-73页 |
| 5.1 ICC布局布线工具的基本设计流程介绍 | 第59页 |
| 5.2 性能测试电路的布局布线 | 第59-71页 |
| 5.2.1 数据准备 | 第60-61页 |
| 5.2.2 布图规划（Floorplan） | 第61-64页 |
| 5.2.3 布局 | 第64-66页 |
| 5.2.4 时钟树综合 | 第66-68页 |
| 5.2.5 布线 | 第68-70页 |
| 5.2.6 导出网表、寄生参数文件和GDS文件 | 第70-71页 |
| 5.3 本章小结 | 第71-73页 |
| 第六章 设计后端验证和仿真 | 第73-81页 |
| 6.1 布线后的静态时序验证 | 第73-76页 |
| 6.2 形式验证 | 第76-78页 |
| 6.3 VCS动态仿真 | 第78-80页 |
| 6.4 本章小结 | 第80-81页 |
| 第七章 外围电路设计 | 第81-89页 |
| 7.1 时钟信号产生电路设计 | 第81-84页 |
| 7.1.1 电路原理 | 第81页 |
| 7.1.2 门级网表及仿真 | 第81-84页 |
| 7.2 控制时钟信号产生的电路设计 | 第84-87页 |
| 7.3 外围电路版图设计 | 第87-88页 |
| 7.4 本章小结 | 第88-89页 |
| 第八章 测试结果及分析 | 第89-93页 |
| 8.1 测试计划 | 第89-90页 |
| 8.2 测试结果 | 第90-91页 |
| 8.3 本章小结 | 第91-93页 |
| 第九章 总结与展望 | 第93-95页 |
| 9.1 全文工作总结 | 第93页 |
| 9.2 进一步的研究和展望 | 第93-95页 |
| 参考文献 | 第95-97页 |
| 致谢 | 第97-99页 |
| 作者简介 | 第99-100页 |