多核处理器可测性设计及其ATE实现
摘要 | 第5-6页 |
ABSTRACT | 第6-7页 |
缩略语对照表 | 第12-16页 |
第一章 绪论 | 第16-20页 |
1.1 研究背景及意义 | 第16-17页 |
1.2 国内外技术应用和发展趋势 | 第17-18页 |
1.3 本文主要章节及内容安排 | 第18-20页 |
第二章 数字集成电路及多核处理器可测试技术综述 | 第20-30页 |
2.1 数字集成电路测试 | 第20-21页 |
2.1.1 测试基本原理 | 第20页 |
2.1.2 故障模型 | 第20-21页 |
2.2 多核处理器测试技术概述 | 第21-29页 |
2.2.1 扫描路径法 | 第22-23页 |
2.2.2 边界扫描法 | 第23-25页 |
2.2.3 内建自测试法 | 第25-26页 |
2.2.4 测试数据压缩与自动测试向量生成 | 第26-27页 |
2.2.5 自动测试设备(ATE) | 第27-29页 |
2.3 本章小结 | 第29-30页 |
第三章 多核芯片可测性设计及其实现 | 第30-58页 |
3.1 多核芯片总体介绍 | 第30-31页 |
3.1.1 多核芯片结构介绍 | 第30页 |
3.1.2 DFT测试挑战 | 第30-31页 |
3.1.3 DFT设计要点 | 第31页 |
3.2 芯片模式控制和测试指令说明 | 第31-33页 |
3.3 扫描测试技术概述 | 第33-36页 |
3.4 时钟规划与设计 | 第36-41页 |
3.4.1 时钟结构 | 第36-37页 |
3.4.2 PLL电路设计 | 第37-38页 |
3.4.3 PLL测试 | 第38-39页 |
3.4.4 OCC电路设计 | 第39-41页 |
3.5 CPUIP核DFT流程 | 第41-49页 |
3.5.1 扫描电路规划 | 第41-42页 |
3.5.2 扫描相关电路设计 | 第42-44页 |
3.5.3 扫描流程设计 | 第44-49页 |
3.6 自动向量生成 | 第49-57页 |
3.6.1 覆盖率评估 | 第49-52页 |
3.6.2 SPF文件生成 | 第52-54页 |
3.6.3 整体测试向量生成流程 | 第54-56页 |
3.6.4 测试向量仿真 | 第56页 |
3.6.5 自动向量生成结果 | 第56-57页 |
3.7 本章小结 | 第57-58页 |
第四章 多核芯片在ATE平台的测试设计与实现 | 第58-76页 |
4.1 芯片的基本情况 | 第58-59页 |
4.1.1 芯片工艺 | 第58页 |
4.1.2 芯片尺寸 | 第58-59页 |
4.1.3 芯片电源概述 | 第59页 |
4.2 ATE测试平台 | 第59-62页 |
4.2.1 ATE测试环境 | 第59-60页 |
4.2.2 测试芯片所需资源 | 第60-61页 |
4.2.3 芯片测试通道分配 | 第61-62页 |
4.3 芯片Load Board设计要点 | 第62-65页 |
4.3.1 电源电路的设计 | 第62-63页 |
4.3.2 HT端口的电路设计 | 第63-64页 |
4.3.3 Load Board | 第64-65页 |
4.4 ATE测试程序开发 | 第65-74页 |
4.4.1 测试项目规划 | 第65-66页 |
4.4.2 测试条件 | 第66-68页 |
4.4.3 测试程序开发 | 第68-74页 |
4.5 本章小结 | 第74-76页 |
第五章 多核芯片在ATE平台的调试与结果分析 | 第76-100页 |
5.1 调试报告 | 第76-91页 |
5.1.1 PLL调试 | 第76-77页 |
5.1.2 测试向量处理 | 第77-83页 |
5.1.3 测试向量的频率分级 | 第83-87页 |
5.1.4 其它测试项目 | 第87页 |
5.1.5 测试时间 | 第87-90页 |
5.1.6 调试小结 | 第90-91页 |
5.2 芯片产品化 | 第91-98页 |
5.2.1 ATE测试和板级测试的一致性问题 | 第91页 |
5.2.2 温度、电压和频率的实验 | 第91-92页 |
5.2.3 IDDQ统计分析 | 第92-94页 |
5.2.4 分BIN流程图 | 第94-95页 |
5.2.5 芯片小批量测试结果分析 | 第95-98页 |
5.3 本章小结 | 第98-100页 |
第六章 总结与展望 | 第100-102页 |
参考文献 | 第102-104页 |
致谢 | 第104-106页 |
作者简介 | 第106-107页 |