| 摘要 | 第1-6页 |
| Abstract | 第6-7页 |
| 第一章 引言 | 第7-10页 |
| ·SoC芯片的发展趋势 | 第7-8页 |
| ·课题研究的意义 | 第8页 |
| ·国内外研究现状 | 第8-9页 |
| ·本论文课题主要研究内容及研究成果 | 第9-10页 |
| 第二章 电路信号相关概念及测试机介绍 | 第10-26页 |
| ·单端信号 | 第10页 |
| ·差分信号 | 第10-11页 |
| ·抗噪声能力 | 第11-13页 |
| ·能量消耗 | 第13页 |
| ·阻抗匹配 | 第13-14页 |
| ·高速信号 | 第14-15页 |
| ·高速信号接口逻辑 | 第15-19页 |
| ·低电压差分逻辑(LVDS) | 第15页 |
| ·电流模式逻辑(CML) | 第15-17页 |
| ·正射极耦合逻辑(PECL) | 第17-19页 |
| ·高速信号协议标准 | 第19-20页 |
| ·高速信号接口 | 第20-21页 |
| ·测试平台及其硬件 | 第21-26页 |
| 第三章 高速信号主要测试参数 | 第26-34页 |
| ·误码率(BER)测试 | 第26页 |
| ·上升/下降时间 | 第26-27页 |
| ·眼图(Eye Diagram) | 第27-28页 |
| ·电压摆幅(Voltage Swing) | 第28-29页 |
| ·共模电压(Common Mode Voltage) | 第29页 |
| ·输出偏斜(Output Skew) | 第29页 |
| ·抖动(Jitter) | 第29-34页 |
| ·抖动源 | 第30页 |
| ·抖动的单位 | 第30-31页 |
| ·抖动的组成 | 第31-33页 |
| ·抖动传输 | 第33页 |
| ·抖动的幅度 | 第33页 |
| ·抖动容限 | 第33-34页 |
| 第四章 高速接口电路测试实现 | 第34-66页 |
| ·测试芯片介绍 | 第34-38页 |
| ·XAUI功能介绍 | 第38页 |
| ·测试中的挑战 | 第38-40页 |
| ·可测性设计(DFT) | 第40-49页 |
| ·扫描电路(scan) | 第41-42页 |
| ·边界扫描电路(Boundary Scan,JTAG) | 第42-44页 |
| ·ROM/RAM自测电路(MBIST) | 第44页 |
| ·XAUI寄存器控制 | 第44-45页 |
| ·PRBS生成和匹配校验 | 第45-46页 |
| ·模拟测试总线 | 第46-47页 |
| ·结果比较电路 | 第47-48页 |
| ·XAUI内部环回电路 | 第48-49页 |
| ·测试载板的设计 | 第49-52页 |
| ·自动测试机选择 | 第49页 |
| ·插座(Sockets)设计 | 第49-50页 |
| ·环回设计 | 第50页 |
| ·信号完整性考量 | 第50-52页 |
| ·数字逻辑测试项目 | 第52页 |
| ·高速逻辑测试项目 | 第52-62页 |
| ·测试向量产生工具 | 第52-54页 |
| ·常用寄存器介绍 | 第54-55页 |
| ·内部寄存器测试(Register Test) | 第55页 |
| ·信号丢失测试(Los of Signal Test) | 第55-56页 |
| ·发送端直流电压测试(TX DC Test) | 第56-57页 |
| ·发送端共模电压测试(TX Common Level Test) | 第57-58页 |
| ·内部环回测试(Internal Loop Back Test) | 第58-59页 |
| ·外部环回误码率测试(BERT Test) | 第59-60页 |
| ·眼图测试(Eye Mask test) | 第60-62页 |
| ·测试程序优化 | 第62页 |
| ·测试小结 | 第62-66页 |
| 第五章 总结和展望 | 第66-67页 |
| 参考文献 | 第67-69页 |
| 致谢 | 第69-70页 |
