| 作者简介 | 第1-4页 |
| 摘要 | 第4-6页 |
| ABSTRACT | 第6-12页 |
| 第一章 绪论 | 第12-28页 |
| ·ESD产生机理 | 第12-13页 |
| ·ESD失效类型及应对措施 | 第13-16页 |
| ·ESD失效类型 | 第13-15页 |
| ·应对ESD失效的策略 | 第15-16页 |
| ·硅基CMOS集成电路ESD防护研究现状 | 第16-21页 |
| ·工艺条件对ESD防护设计要求的影响 | 第16-18页 |
| ·ESD防护技术进展 | 第18-21页 |
| ·论文主要研究工作 | 第21-28页 |
| ·研究意义 | 第21-22页 |
| ·技术路线 | 第22-24页 |
| ·本文结构 | 第24-28页 |
| 第二章 ESD测试模型、测试方法与检测方法 | 第28-44页 |
| ·ESD测试模型 | 第28-33页 |
| ·人体模型 | 第29-31页 |
| ·器件充电模型 | 第31-32页 |
| ·机器模型 | 第32-33页 |
| ·电场感应模型 | 第33页 |
| ·ESD测试方法 | 第33-39页 |
| ·ZAPMASTER测试 | 第34-35页 |
| ·传输线脉冲(TLP)测试 | 第35-38页 |
| ·电子枪测试 | 第38-39页 |
| ·ESD失效检测方法 | 第39-42页 |
| ·OBIRCH检测 | 第39-40页 |
| ·液晶热点(LC)检测 | 第40页 |
| ·微光显微镜(EMMI)检测 | 第40-41页 |
| ·扫描电镜(SEM)检测 | 第41页 |
| ·超声波探伤(SAM)检测 | 第41-42页 |
| ·X射线检测 | 第42页 |
| ·本章小结 | 第42-44页 |
| 第三章 基于次亚微米CMOS工艺的ESD仿真技术研究 | 第44-70页 |
| ·ESD设计方法概述 | 第45-49页 |
| ·ESD设计方法 | 第45-46页 |
| ·ESD工艺及器件仿真流程 | 第46-49页 |
| ·大电流效应的ESD防护器件建模研究 | 第49-60页 |
| ·热击穿的量化表征 | 第49-51页 |
| ·利用热平衡机理建立ESD器件的解析模型 | 第51-54页 |
| ·ESD器件级仿真物理模型研究 | 第54-60页 |
| ·传输方程模型 | 第55-56页 |
| ·迁移率模型 | 第56-57页 |
| ·能带模型 | 第57-58页 |
| ·雪崩离化模型 | 第58页 |
| ·复合模型 | 第58-60页 |
| ·次亚微米工艺技术对ESD防护器件影响研究 | 第60-68页 |
| ·源、漏注入工艺 | 第61-63页 |
| ·阱工艺 | 第63-64页 |
| ·外延层与衬底工艺 | 第64-65页 |
| ·栅氧工艺 | 第65-67页 |
| ·Silicide工艺 | 第67-68页 |
| ·本章小结 | 第68-70页 |
| 第四章 ESD防护器件结构与版图设计研究 | 第70-104页 |
| ·ESD设计窗口研究 | 第71-72页 |
| ·电阻 | 第72-74页 |
| ·大电流条件下的扩散电阻模型研究 | 第72-73页 |
| ·ESD应力条件下的扩散电阻特性研究 | 第73-74页 |
| ·二极管 | 第74-81页 |
| ·ESD条件下二极管电阻特性研究 | 第75-77页 |
| ·二极管防护结构设计研究 | 第77-81页 |
| ·MOS结构 | 第81-97页 |
| ·ggNMOS snapback特性研究 | 第81-83页 |
| ·ggNMOS版图布局研究 | 第83-91页 |
| ·DCGS、SCGS对ggNMOS防护结构的影响 | 第83-91页 |
| ·W/L对ggNMOS防护结构的影响 | 第91页 |
| ·多指条结构布局研究 | 第91-93页 |
| ·改进型gc-ggNMOS研究 | 第93-97页 |
| ·全新单指双通路MOS结构研究 | 第97-102页 |
| ·新结构电路实现与工作原理分析 | 第98-99页 |
| ·测试与分析 | 第99-102页 |
| ·本章小结 | 第102-104页 |
| 第五章 全芯片ESD防护设计及优化研究 | 第104-130页 |
| ·全芯片防护理论研究 | 第104-110页 |
| ·输入端与输出端的ESD电流径研究 | 第105-107页 |
| ·端口间的ESD电流径研究 | 第107-109页 |
| ·总线间的ESD电流径研究 | 第109-110页 |
| ·应用于HC132芯片的ESD防护设计 | 第110-115页 |
| ·ESD防护结构应用环境分析 | 第111-113页 |
| ·各端口防护策略研究 | 第113-115页 |
| ·防护结构全芯片布局方案 | 第115页 |
| ·TLP测试与版图优化设计 | 第115-121页 |
| ·TLP测试与失效分析研究 | 第116-117页 |
| ·总线杂散电容、电阻对钳位电路防护性能的影响 | 第117-119页 |
| ·提高芯片ESD耐压等级的版图布局研究 | 第119-121页 |
| ·闩锁测试与版图设计研究 | 第121-126页 |
| ·闩锁测试与闩锁形成研究 | 第121-123页 |
| ·抑制闩锁效应的独立双阱隔离布局研究 | 第123-124页 |
| ·独立双阱隔离布局闩锁测试与透明性研究 | 第124-126页 |
| ·提高芯片鲁棒性指标的封装方法研究 | 第126-128页 |
| ·本章小结 | 第128-130页 |
| 第六章 结束语 | 第130-134页 |
| ·本文的主要贡献 | 第130-132页 |
| ·进一步工作展望 | 第132-134页 |
| 致谢 | 第134-136页 |
| 参考文献 | 第136-148页 |
| 攻读博士学位期间的研究成果 | 第148-151页 |