40nm工艺下一种应用于SerDes的发送器设计
| 摘要 | 第10-11页 |
| ABSTRACT | 第11页 |
| 第一章 绪论 | 第12-16页 |
| 1.1 课题研究背景 | 第12-13页 |
| 1.2 国内外研究现状 | 第13-14页 |
| 1.3 论文的主要工作 | 第14-15页 |
| 1.4 论文的组织结构 | 第15页 |
| 1.5 本章小结 | 第15-16页 |
| 第二章 SerDes与高速串行传输技术概述 | 第16-22页 |
| 2.1 SerDes在高速串行传输系统的设计层次 | 第16-17页 |
| 2.2 传输线基础 | 第17-18页 |
| 2.3 阻抗匹配原理 | 第18-19页 |
| 2.4 预加重原理 | 第19-21页 |
| 2.5 本章小结 | 第21-22页 |
| 第三章 总体设计 | 第22-28页 |
| 3.1 发送器在SerDes中的位置 | 第22-23页 |
| 3.2 高速串行协议发送器指标 | 第23-25页 |
| 3.3 总体结构 | 第25-26页 |
| 3.4 设计平台概述 | 第26页 |
| 3.5 本章小结 | 第26-28页 |
| 第四章 系统详细设计 | 第28-61页 |
| 4.1 同步模块 | 第28-29页 |
| 4.2 多级多相位串行器 | 第29-42页 |
| 4.2.1 高速全定制数字电路设计方法 | 第31-36页 |
| 4.2.2 时钟产生电路 | 第36-37页 |
| 4.2.3 时钟移位对齐电路 | 第37-39页 |
| 4.2.4 第一级并转串 | 第39页 |
| 4.2.5 第二、三级串行化与预加重位产生 | 第39-41页 |
| 4.2.6 本地稳压模块 | 第41-42页 |
| 4.3 可编程预加重驱动器 | 第42-53页 |
| 4.3.1 模拟电路设计方法 | 第43-46页 |
| 4.3.2 电流模驱动器原理 | 第46-48页 |
| 4.3.3 可配置预加重驱动器的实现 | 第48-53页 |
| 4.4 阻抗匹配设计 | 第53-59页 |
| 4.4.1 无源电阻阵列 | 第53-55页 |
| 4.4.2 总体结构 | 第55页 |
| 4.4.3 模拟部分两种实现结构 | 第55-56页 |
| 4.4.4 本文阻抗匹配电路 | 第56-58页 |
| 4.4.5 阻抗匹配FSM及其仿真 | 第58页 |
| 4.4.6 混合仿真 | 第58-59页 |
| 4.5 本章小节 | 第59-61页 |
| 第五章 仿真结果与分析 | 第61-65页 |
| 5.1 仿真平台介绍 | 第61页 |
| 5.2 初始化与正常发送状态仿真 | 第61-63页 |
| 5.3 带封装及信道模型仿真 | 第63-64页 |
| 5.4 本章小节 | 第64-65页 |
| 第六章 总结与展望 | 第65-67页 |
| 6.1 论文总结 | 第65页 |
| 6.2 工作展望 | 第65-67页 |
| 致谢 | 第67-68页 |
| 参考文献 | 第68-71页 |
| 作者在学期间取得的学术成果 | 第71页 |
