| 摘要 | 第9-10页 |
| ABSTRACT | 第10页 |
| 第一章 绪论 | 第11-24页 |
| 1.1 课题研究背景与意义 | 第11-12页 |
| 1.2 国内外相关研究 | 第12-14页 |
| 1.3 课题研究基础 | 第14-22页 |
| 1.3.1 功耗的组成与优化 | 第14-18页 |
| 1.3.2 门控时钟技术 | 第18-22页 |
| 1.4 本文主要工作 | 第22-23页 |
| 1.5 本文组织结构 | 第23-24页 |
| 第二章 门控时钟逻辑优化关键技术研究 | 第24-37页 |
| 2.1 门控时钟能效 | 第24-26页 |
| 2.2 时序电路门控时钟逻辑优化关键技术 | 第26-32页 |
| 2.2.1 基于可观测性的时序逻辑门控时钟技术 | 第26-28页 |
| 2.2.2 基于输入稳定的时序逻辑门控时钟技术 | 第28-32页 |
| 2.3 门控时钟逻辑优化的工具自动实现 | 第32-35页 |
| 2.3.1 使能逻辑的优化 | 第32-33页 |
| 2.3.2 门控时钟逻辑的插入 | 第33-34页 |
| 2.3.3 门控时钟逻辑的增强 | 第34-35页 |
| 2.4 本章小结 | 第35-37页 |
| 第三章 40Gbps接口控制器门控时钟逻辑的自动优化 | 第37-53页 |
| 3.1 控制器结构简介 | 第37-39页 |
| 3.2 控制器门控逻辑的优化流程 | 第39-41页 |
| 3.3 时序电路门控逻辑的自动优化 | 第41-45页 |
| 3.3.1 开关因子的反标 | 第41-42页 |
| 3.3.2 基于可观测性门控逻辑的优化 | 第42-44页 |
| 3.3.3 基于稳定输入门控逻辑的优化 | 第44-45页 |
| 3.4 时序逻辑等价性检查 | 第45-47页 |
| 3.5 控制器模拟与验证 | 第47-50页 |
| 3.6 控制器RTL级功耗预估 | 第50-52页 |
| 3.7 本章小结 | 第52-53页 |
| 第四章 40G接口控制器的后端实现与功耗分析 | 第53-70页 |
| 4.1 控制器的逻辑综合 | 第54-60页 |
| 4.1.1 基于门控时钟技术的综合 | 第54-57页 |
| 4.1.2 综合结果分析 | 第57-60页 |
| 4.2 控制器的物理实现 | 第60-66页 |
| 4.2.1 门控时钟在物理实现中的相关技术 | 第61-64页 |
| 4.2.2 布局布线后结果分析 | 第64-66页 |
| 4.3 版图级功耗分析 | 第66-69页 |
| 4.3.1 版图级功耗分析方法 | 第66-68页 |
| 4.3.2 优化前后版图级功耗对比 | 第68-69页 |
| 4.4 本章小结 | 第69-70页 |
| 第五章 总结与展望 | 第70-72页 |
| 5.1 工作总结 | 第70-71页 |
| 5.2 工作展望 | 第71-72页 |
| 致谢 | 第72-74页 |
| 参考文献 | 第74-78页 |
| 作者在学期间取得的学术成果 | 第78页 |