摘要 | 第10-11页 |
ABSTRACT | 第11-12页 |
第一章 绪论 | 第13-20页 |
1.1 课题研究背景 | 第13-15页 |
1.2 相关研究 | 第15-17页 |
1.3 课题研究来源与意义 | 第17-18页 |
1.4 课题研究内容 | 第18-19页 |
1.5 本文组织结构 | 第19-20页 |
第二章 逻辑运算部件的优化设计 | 第20-34页 |
2.1 逻辑运算部件结构 | 第20-22页 |
2.1.1 功能部件基本概述 | 第20-21页 |
2.1.2 逻辑运算部件模块划分与结构 | 第21-22页 |
2.2 逻辑运算部件的物理设计与优化 | 第22-31页 |
2.2.1 逻辑运算部件的物理设计 | 第22-28页 |
2.2.1.1 逻辑运算部件在顶层的布局规划 | 第22-24页 |
2.2.1.2 逻辑运算部件的布局规划 | 第24-28页 |
2.2.2 逻辑运算部件的时序优化 | 第28-29页 |
2.2.3 逻辑运算部件的物理验证 | 第29-31页 |
2.2.3.1 设计规则(DRC)检查 | 第29页 |
2.2.3.2 电路规则(LVS)检查 | 第29-31页 |
2.3 逻辑运算部件的形式化验证 | 第31-32页 |
2.3.1 Formality工具简介 | 第31页 |
2.3.2 等价性检查的基本流程 | 第31-32页 |
2.4 本章小结 | 第32-34页 |
第三章 循环缓冲存储器的定制设计 | 第34-48页 |
3.1 循环缓冲存储器基本结构 | 第34-35页 |
3.2 循环缓冲存储器的电路设计 | 第35-39页 |
3.2.1 存储单元阵列模块的电路设计 | 第35-36页 |
3.2.2 IO模块的电路设计 | 第36-37页 |
3.2.3 地址锁存及译码模块的电路设计 | 第37-38页 |
3.2.4 时钟模块的电路设计 | 第38-39页 |
3.3 循环缓冲存储器的版图设计 | 第39-46页 |
3.3.1 存储器整体布局及布线规划 | 第39-41页 |
3.3.2 模块的版图设计 | 第41-45页 |
3.3.2.1 存储单元版图设计 | 第42页 |
3.3.2.2 存储阵列版图设计 | 第42-43页 |
3.3.2.3 局部IO版图设计 | 第43-44页 |
3.3.2.4 全局IO版图设计 | 第44页 |
3.3.2.5 二级译码版图设计 | 第44页 |
3.3.2.6 预译码版图设计 | 第44-45页 |
3.3.3 存储器整体版图设计 | 第45-46页 |
3.4 性能对比 | 第46-47页 |
3.5 本章小结 | 第47-48页 |
第四章 DSP内核时序优化方法 | 第48-69页 |
4.1 EDI时序优化策略选择 | 第48-50页 |
4.1.1 EDI中考虑保持时间时序 | 第48-49页 |
4.1.2 EDI中不考虑保持时间时序 | 第49-50页 |
4.2 ICE优化保持时间原理及方法 | 第50-63页 |
4.2.1 ICE工具简介 | 第50页 |
4.2.2 保持时间时序情况分析 | 第50-52页 |
4.2.2.1 多扇出情况下保持时间的优化 | 第51-52页 |
4.2.2.2 多扇入情况下保持时间的优化 | 第52页 |
4.2.3 ICE优化保持时间策略 | 第52-54页 |
4.2.4 文件准备 | 第54页 |
4.2.5 文件配置 | 第54-55页 |
4.2.6 ICE修复保持时间流程 | 第55-62页 |
4.2.7 保持时间优化的问题 | 第62页 |
4.2.8 ICE修复时序优缺点 | 第62-63页 |
4.3 手工ECO的保持时间优化 | 第63-68页 |
4.3.1 阈值替换优化时序 | 第64-65页 |
4.3.1.1 阈值单元替换的一些问题 | 第64页 |
4.3.1.2 ICE工具替换高阈值 | 第64-65页 |
4.3.2 插入缓冲单元优化时序 | 第65-68页 |
4.3.2.1 BUFFER插入的基本原理 | 第65-66页 |
4.3.2.2 手工插入BUFFER优化保持时间 | 第66-68页 |
4.3.2.3 插入BUFFER优化保持时间时序结果 | 第68页 |
4.4 本章小结 | 第68-69页 |
第五章 全文总结及研究展望 | 第69-71页 |
5.1 全文总结 | 第69-70页 |
5.2 未来研究展望 | 第70-71页 |
致谢 | 第71-73页 |
参考文献 | 第73-76页 |
作者在学期间取得的学术成果 | 第76页 |