| 摘要 | 第1-4页 |
| Abstract | 第4-8页 |
| 第一章 绪论 | 第8-12页 |
| ·研究背景 | 第8-9页 |
| ·论文主要工作 | 第9-10页 |
| ·论文组织结构 | 第10-12页 |
| 第二章 CMOS数字电路功耗构成及其估计 | 第12-26页 |
| ·功耗概述 | 第12-14页 |
| ·功耗密度发展趋势 | 第12-13页 |
| ·功耗与能量 | 第13-14页 |
| ·CMOS电路功耗原理 | 第14-20页 |
| ·CMOS电路的基本结构 | 第14页 |
| ·动态功耗 | 第14-18页 |
| ·状态翻转引起的功耗 | 第14-16页 |
| ·短路电流引起的功耗 | 第16-18页 |
| ·静态功耗 | 第18-19页 |
| ·动态功耗与静态功耗之间的矛盾 | 第19-20页 |
| ·整体考虑 | 第20页 |
| ·功耗估计方法 | 第20-26页 |
| ·门级功耗估计原理 | 第21-23页 |
| ·计算漏电功耗 | 第21-22页 |
| ·计算动态功耗 | 第22-23页 |
| ·功耗估计方法 | 第23-26页 |
| ·门级功耗估计 | 第23-24页 |
| ·晶体管级功耗估计 | 第24-26页 |
| 第三章 CMOS数字电路低功耗设计方法 | 第26-50页 |
| ·动态功耗优化措施 | 第27-46页 |
| ·系统级优化 | 第27-32页 |
| ·功耗管理 | 第27-28页 |
| ·选择性关闭电源 | 第27-28页 |
| ·休眠模式 | 第28页 |
| ·并行处理技术 | 第28-30页 |
| ·并行操作 | 第29页 |
| ·流水线操作 | 第29-30页 |
| ·动态电压调节 | 第30-32页 |
| ·数据编码及表示 | 第32页 |
| ·算法级优化 | 第32-34页 |
| ·算法变换 | 第32-34页 |
| ·CEFF优化 | 第34页 |
| ·算法优化的综合考虑 | 第34页 |
| ·RTL级优化 | 第34-39页 |
| ·Glitch的减少 | 第35-36页 |
| ·资源共享 | 第36-37页 |
| ·操作数分离 | 第37-38页 |
| ·门控时钟 | 第38-39页 |
| ·门级优化 | 第39-42页 |
| ·电路分解和映射 | 第39页 |
| ·翻转延迟 | 第39-40页 |
| ·并行与冗余设计 | 第40页 |
| ·与工艺无关的优化（时序电路） | 第40-42页 |
| ·门级优化总结 | 第42页 |
| ·晶体管级优化 | 第42-46页 |
| ·信号输入位置排布（Signal-to-Pin Assignment） | 第42-43页 |
| ·降低电压摆幅 | 第43页 |
| ·动态逻辑 | 第43-44页 |
| ·传输门逻辑 | 第44-45页 |
| ·晶体管尺寸优化 | 第45页 |
| ·物理实现 | 第45-46页 |
| ·静态功耗优化措施 | 第46-50页 |
| 第四章 RFID芯片数字基带的低功耗设计 | 第50-82页 |
| ·RFID数字基带特性 | 第50-54页 |
| ·UHF RFID的系统架构分析 | 第50-52页 |
| ·RFID性能指标 | 第52-53页 |
| ·RFID数字基带的设计考虑 | 第53-54页 |
| ·RFID数字基带的低功耗设计 | 第54-67页 |
| ·系统优化 | 第54-59页 |
| ·低功耗架构 | 第54-58页 |
| ·状态机编码表示 | 第58-59页 |
| ·算法级优化—并行CRC计算技术 | 第59-61页 |
| ·RTL级优化—门控时钟技术 | 第61-64页 |
| ·门级优化—行波计数器 | 第64-65页 |
| ·静态功耗优化技术—电源门控 | 第65-67页 |
| ·功耗优化效果分析 | 第67-71页 |
| ·数字基带的测试 | 第71-81页 |
| ·芯片测试方案 | 第71-72页 |
| ·数字基带芯片静态测试排障过程 | 第72-79页 |
| ·数字基带的动态测试 | 第79-81页 |
| ·总结 | 第81-82页 |
| 结论 | 第82-83页 |
| 致谢 | 第83-84页 |
| 参考文献 | 第84-86页 |
| 攻读硕士学位期间的研究成果 | 第86-87页 |