模拟延时单元集成电路设计
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-14页 |
| 1.1 研究背景 | 第8-10页 |
| 1.2 国内外研究现状 | 第10-11页 |
| 1.3 论文的主要工作成果和结构安排 | 第11-14页 |
| 第2章 延时单元的基本理论 | 第14-22页 |
| 2.1 延时单元的分类 | 第14页 |
| 2.2 有源延时单元分析 | 第14-19页 |
| 2.2.1 传输门延时单元 | 第14-15页 |
| 2.2.2 CMOS反相器延时单元 | 第15-17页 |
| 2.2.3 CML/SCL延时单元 | 第17-19页 |
| 2.3 无源延时单元分析 | 第19-22页 |
| 2.3.1 传输线延时单元 | 第19页 |
| 2.3.2 常k-LC阶梯延时单元 | 第19-22页 |
| 第3章 基于延时锁相环的延时单元设计 | 第22-58页 |
| 3.1 设计概述 | 第22页 |
| 3.2 延时锁相环的介绍 | 第22-27页 |
| 3.2.1 DLL的基本理论 | 第22-24页 |
| 3.2.2 DLL的非理想效应 | 第24-26页 |
| 3.2.3 DLL的结构分类 | 第26-27页 |
| 3.3 延时锁相环的设计 | 第27-51页 |
| 3.3.1 鉴相器的设计 | 第28-37页 |
| 3.3.2 电荷泵的设计 | 第37-45页 |
| 3.3.3 分频器的设计 | 第45-48页 |
| 3.3.4 环路滤波器的设计 | 第48-49页 |
| 3.3.5 延时单元的设计 | 第49-51页 |
| 3.3.6 转单电路的设计 | 第51页 |
| 3.4 版图设计与后仿真 | 第51-58页 |
| 3.4.1 版图设计 | 第51-54页 |
| 3.4.2 后仿真结果 | 第54-58页 |
| 第4章 高精度延时单元的设计 | 第58-66页 |
| 4.1 设计概述 | 第58页 |
| 4.2 延时单元的设计 | 第58-61页 |
| 4.3 鉴相器和电荷泵的设计 | 第61-62页 |
| 4.4 偏置电路的设计 | 第62-63页 |
| 4.5 版图设计与后仿真 | 第63-66页 |
| 第5章 测试方案 | 第66-70页 |
| 5.1 基于延时锁相环的延时单元芯片 | 第66-67页 |
| 5.2 高精度延时单元芯片 | 第67-70页 |
| 第6章 总结与展望 | 第70-72页 |
| 参考文献 | 第72-76页 |
| 致谢 | 第76-78页 |
| 硕士期间发表的论文 | 第78页 |
