基于ATPG的FPGA网表等价性验证方法研究
| 摘要 | 第3-4页 |
| Abstract | 第4-5页 |
| 第一章 绪论 | 第8-14页 |
| 1.1 研究背景和意义 | 第8-9页 |
| 1.2 形式化验证技术 | 第9-13页 |
| 1.2.1 等价性验证 | 第10-11页 |
| 1.2.2 组合电路等价性验证 | 第11-12页 |
| 1.2.3 时序电路等价性验证 | 第12-13页 |
| 1.3 本文主要工作与研究内容 | 第13-14页 |
| 第二章 等价性验证原理 | 第14-24页 |
| 2.1 FPGA开发流程 | 第14-16页 |
| 2.2 FPGA网表格式 | 第16-19页 |
| 2.2.1 EDIF网表 | 第16-17页 |
| 2.2.2 bench网表 | 第17-19页 |
| 2.3 传统的ATPG算法验证流程 | 第19-21页 |
| 2.4 ATALANTA2.0 介绍 | 第21-23页 |
| 2.5 小结 | 第23-24页 |
| 第三章 基于ATPG的等价性验证工具框架 | 第24-36页 |
| 3.1 LUT相关技术介绍 | 第24-28页 |
| 3.1.1 查找表结构的FPGA逻辑实现原理 | 第24-25页 |
| 3.1.2 LUT的表示 | 第25-28页 |
| 3.2 基于LUT的ATPG算法改进 | 第28-31页 |
| 3.3 等价性验证工具框架 | 第31-33页 |
| 3.4 ATPG算法递归学习部分 | 第33-35页 |
| 3.5 小结 | 第35-36页 |
| 第四章 算法分析 | 第36-47页 |
| 4.1 预备知识 | 第36-37页 |
| 4.1.1 MITER模型 | 第36-37页 |
| 4.1.2 固定故障 | 第37页 |
| 4.2 算法描述 | 第37-43页 |
| 4.3 实验结果及分析 | 第43-46页 |
| 4.3.1 带一个LUT模块的电路验证实验 | 第44-45页 |
| 4.3.2 带多个LUT模块的电路验证实验 | 第45-46页 |
| 4.4 小结 | 第46-47页 |
| 第五章 结论 | 第47-49页 |
| 参考文献 | 第49-51页 |
| 在学期间的研究成果 | 第51-52页 |
| 致谢 | 第52页 |
