| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第一章 绪论 | 第10-16页 |
| 1.1 研究背景 | 第10-11页 |
| 1.2 项目介绍 | 第11-12页 |
| 1.3 国内外研究现状 | 第12-14页 |
| 1.4 本文主要研究工作和论文结构 | 第14-16页 |
| 第二章 EFLASH故障模型和测试算法研究 | 第16-25页 |
| 2.1 EFLASH IP的特点和结构 | 第16-18页 |
| 2.2 EFLASH的故障模型 | 第18-19页 |
| 2.2.1 周边电路故障 | 第18页 |
| 2.2.2 存储单元故障 | 第18-19页 |
| 2.2.3 EFlash特有故障 | 第19页 |
| 2.3 测试算法的选择 | 第19-23页 |
| 2.3.1 MSCAN算法 | 第20页 |
| 2.3.2 Galloping算法 | 第20-21页 |
| 2.3.3 Checkerboard算法 | 第21页 |
| 2.3.4 Unique address算法 | 第21页 |
| 2.3.5 Match及其衍生算法 | 第21-22页 |
| 2.3.6 Checkerboard算法的改进 | 第22-23页 |
| 2.3.7 测试算法的评价 | 第23页 |
| 2.4 本章小结 | 第23-25页 |
| 第三章 EFT测试方案和测试电路设计 | 第25-41页 |
| 3.1 EFT设计方案 | 第25-27页 |
| 3.2 总体电路描述 | 第27-28页 |
| 3.3 EFT接口定义 | 第28-29页 |
| 3.4 串行接口测试协议 | 第29-30页 |
| 3.4.1 串行接口数据格式 | 第29页 |
| 3.4.2 EFT工作模式 | 第29-30页 |
| 3.5 EFT工作过程 | 第30-31页 |
| 3.6 EFT操作时序 | 第31-40页 |
| 3.6.1 EFT软保护操作（SW MODE） | 第31-33页 |
| 3.6.2 EFT写操作（Program Mode） | 第33-35页 |
| 3.6.3 EFT连续写操作 | 第35-36页 |
| 3.6.4 EFT CKBD Program BIST | 第36-40页 |
| 3.7 本章小结 | 第40-41页 |
| 第四章 EFT测试电路仿真和验证 | 第41-48页 |
| 4.1 验证平台描述 | 第41页 |
| 4.2 仿真项和验证结果 | 第41-44页 |
| 4.3 时序仿真波形分析 | 第44-47页 |
| 4.3.1 EFT SW操作和写操作 | 第44-45页 |
| 4.3.2 EFT连续写操作 | 第45-46页 |
| 4.3.3 EFT CKBD Program bist操作 | 第46-47页 |
| 4.4 本章小结 | 第47-48页 |
| 第五章 样片测试与晶圆测试 | 第48-63页 |
| 5.1 EFLASH测试器系统设计 | 第48-49页 |
| 5.2 EFLASH测试器硬件环境介绍 | 第49-51页 |
| 5.2.1 Zi1225 DUT板 | 第49页 |
| 5.2.2 MIPS开发板介绍 | 第49-50页 |
| 5.2.3 32位高速MIPS芯片介绍 | 第50-51页 |
| 5.3 MIPS集成开发环境介绍 | 第51-52页 |
| 5.4 测试固件研发 | 第52-58页 |
| 5.4.1 主函数流程及函数集 | 第52-54页 |
| 5.4.2 GPIO控制 | 第54-56页 |
| 5.4.3 测试时钟 | 第56页 |
| 5.4.4 操作时间参数 | 第56-57页 |
| 5.4.5 EFT函数组合 | 第57-58页 |
| 5.5 晶圆测试方案 | 第58-59页 |
| 5.5.1 自动测试设备选型 | 第58-59页 |
| 5.5.2 并行测试 | 第59页 |
| 5.6 晶圆测试结果 | 第59-61页 |
| 5.6.1 BIN和Wafer map | 第59-61页 |
| 5.6.2 冗余修复结果分析 | 第61页 |
| 5.7 本章小结 | 第61-63页 |
| 总结与展望 | 第63-64页 |
| 参考文献 | 第64-66页 |
| 附录 | 第66-71页 |
| 附图1 内建自测电路原理 | 第66页 |
| 附图2 MSCAN算法示意图 | 第66页 |
| 附图3 GALLOPING算法示意图 | 第66页 |
| 附图4 DIAGONAL算法示意图 | 第66-67页 |
| 附图5 CHECKERBOARD算法示意图 | 第67页 |
| 附图6 UNIQUE ADDRESS算法示意图 | 第67-68页 |
| 附图7 芯片测试流程 | 第68-69页 |
| 附图8 DC综合流程配置 | 第69页 |
| 附图9 EFT工作状态机 | 第69-70页 |
| 附图10 ATE TERADYNE J750 | 第70-71页 |
| 攻读硕士学位期间取得的研究成果 | 第71-72页 |
| 致谢 | 第72-73页 |
| 附件 | 第73页 |
