| 摘要 | 第1-6页 |
| Abstract | 第6-7页 |
| 目录 | 第7-9页 |
| 第一章 绪论 | 第9-11页 |
| ·研究背景 | 第9-10页 |
| ·论文主要工作 | 第10页 |
| ·论文组织结构 | 第10-11页 |
| 第二章 ISO/IEC18000-6C 协议简介和标签基带架构设计 | 第11-19页 |
| ·RFID 系统简介 | 第11-12页 |
| ·ISO/IEC18000-6C 协议简介 | 第12-16页 |
| ·能量要求 | 第12-14页 |
| ·时序要求 | 第14-16页 |
| ·标签基带低功耗架构设计 | 第16-18页 |
| ·小结 | 第18-19页 |
| 第三章 常见低功耗设计方法及其面积代价分析 | 第19-35页 |
| ·CMOS 电路功耗构成 | 第19-24页 |
| ·动态功耗 | 第19-22页 |
| ·静态功耗 | 第22-23页 |
| ·CMOS 电路功耗小结 | 第23-24页 |
| ·动态功耗优化设计方法 | 第24-34页 |
| ·降低电源电压 | 第24-28页 |
| ·降低节点翻转频率 | 第28-33页 |
| ·减小负载电容大小 | 第33-34页 |
| ·小结 | 第34-35页 |
| 第四章 基带逻辑设计面积功耗优化 | 第35-55页 |
| ·DIV 分频算法优化 | 第35-39页 |
| ·CMD_PARSE 命令解析方法优化 | 第39-42页 |
| ·OCU 模块代码优化 | 第42-45页 |
| ·逻辑复用 | 第45-46页 |
| ·状态机编码优化 | 第46-47页 |
| ·门控时钟 | 第47-50页 |
| ·行波计数器 | 第50-54页 |
| ·小结 | 第54-55页 |
| 第五章 基带物理设计面积功耗优化 | 第55-73页 |
| ·芯片布局规划的面积考虑 | 第55-59页 |
| ·芯片大小形状的确定 | 第56-57页 |
| ·Macro 和 Pad 的摆放 | 第57-58页 |
| ·基带布局面积的确定 | 第58-59页 |
| ·时钟树综合面积和功耗考虑 | 第59-70页 |
| ·基带时钟树结构 | 第59-60页 |
| ·skew 平衡方式的选择 | 第60-64页 |
| ·Ignore pin 的使用 | 第64-66页 |
| ·时钟树单元的选择 | 第66-67页 |
| ·最优时钟树综合案 | 第67-70页 |
| ·基带整体优化结果对比 | 第70-72页 |
| ·面积 | 第70页 |
| ·功耗 | 第70-72页 |
| ·小结 | 第72-73页 |
| 第六章 总结与展望 | 第73-75页 |
| 致谢 | 第75-77页 |
| 参考文献 | 第77-79页 |
| 研究成果 | 第79-80页 |