| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第8-12页 |
| 1.1 课题背景与意义 | 第8-9页 |
| 1.2 国内外研究现状 | 第9-10页 |
| 1.3 研究内容与设计指标 | 第10-11页 |
| 1.4 论文的组织结构 | 第11-12页 |
| 第二章 锁相环基本理论 | 第12-26页 |
| 2.1 模拟锁相环介绍 | 第12-17页 |
| 2.1.1 基本结构和原理 | 第12页 |
| 2.1.2 模拟锁相环的数学模型 | 第12-14页 |
| 2.1.3 电荷泵锁相环 | 第14-17页 |
| 2.2 数字锁相环介绍 | 第17-23页 |
| 2.2.1 基本结构和原理 | 第17页 |
| 2.2.2 数字锁相环的数学模型 | 第17-20页 |
| 2.2.3 全数字锁相环介绍 | 第20-23页 |
| 2.3 全数字锁相环与电荷泵锁相环的比较 | 第23-24页 |
| 2.4 本章小结 | 第24-26页 |
| 第三章 全数字锁相环设计 | 第26-48页 |
| 3.1 鉴频鉴相器设计 | 第26-29页 |
| 3.1.1 PFD的非理想特性 | 第27页 |
| 3.1.2 零死区PFD的电路设计 | 第27-29页 |
| 3.2 数控振荡器设计 | 第29-35页 |
| 3.2.1 DCO的抖动和功耗分析 | 第30-34页 |
| 3.2.2 基于反相器的环形DCO设计 | 第34-35页 |
| 3.3 可编程分频器设计 | 第35-38页 |
| 3.3.1 DMP设计 | 第36-37页 |
| 3.3.2 Pulse-Swallow型可编程分频器设计 | 第37-38页 |
| 3.4 控制器设计 | 第38-44页 |
| 3.4.1 频率初锁 | 第38-40页 |
| 3.4.2 初步锁相 | 第40-43页 |
| 3.4.3 抖动减小 | 第43-44页 |
| 3.5 系统复位信号设计 | 第44-45页 |
| 3.6 可综合代码的编写注意事项 | 第45-46页 |
| 3.7 本章小结 | 第46-48页 |
| 第四章 全数字锁相环的后端设计 | 第48-62页 |
| 4.1 ASIC流程介绍 | 第48-49页 |
| 4.2 ASIC后端设计 | 第49-59页 |
| 4.2.1 逻辑综合 | 第50-51页 |
| 4.2.2 数据准备 | 第51-52页 |
| 4.2.3 布局规划 | 第52-54页 |
| 4.2.4 布局 | 第54-55页 |
| 4.2.5 时钟树综合 | 第55-56页 |
| 4.2.6 布线 | 第56-57页 |
| 4.2.7 可制造性设计并输出版图文件 | 第57-59页 |
| 4.3 ADPLL整体版图设计 | 第59-60页 |
| 4.4 本章小结 | 第60-62页 |
| 第五章 全数字锁相环的后仿真与测试方案 | 第62-68页 |
| 5.1 ADPLL后仿真 | 第62-65页 |
| 5.2 测试方案 | 第65-66页 |
| 5.3 本章小结 | 第66-68页 |
| 第六章 总结与展望 | 第68-70页 |
| 6.1 总结 | 第68页 |
| 6.2 展望 | 第68-70页 |
| 参考文献 | 第70-74页 |
| 致谢 | 第74-76页 |
| 攻读硕士学位期间发表的论文 | 第76页 |