全扫描电路高性能低功耗测试方法研究
| 摘要 | 第1-6页 |
| Abstract | 第6-8页 |
| 目录 | 第8-10页 |
| 插图索引 | 第10-11页 |
| 附表索引 | 第11-12页 |
| 第1章 绪论 | 第12-19页 |
| ·研究背景和意义 | 第12-13页 |
| ·国内外研究现状 | 第13-17页 |
| ·测试技术和方法 | 第14-16页 |
| ·时延测试方法 | 第16-17页 |
| ·本文主要工作与组织结构 | 第17-19页 |
| 第2章 集成电路测试技术 | 第19-34页 |
| ·集成电路测试原理 | 第19-21页 |
| ·故障模拟概念 | 第21-22页 |
| ·可测试性设计 | 第22-26页 |
| ·扫描测试概况 | 第22-24页 |
| ·内建自测试 | 第24-25页 |
| ·边界扫描技术 | 第25-26页 |
| ·多扫描链结构 | 第26-27页 |
| ·伊利诺伊扫描结构 | 第27-28页 |
| ·扫描链阻塞技术 | 第28-29页 |
| ·无关位填充技术 | 第29-31页 |
| ·重排序技术 | 第31-33页 |
| ·小结 | 第33-34页 |
| 第3章 全扫描电路高性能低功耗测试方法 | 第34-45页 |
| ·引言 | 第34页 |
| ·方法概述 | 第34-35页 |
| ·阻塞结构 | 第35-36页 |
| ·识别时延最长关键路径 | 第36-40页 |
| ·添加逻辑阻塞功能路径 | 第40-42页 |
| ·统计功耗(跳变数) | 第42-43页 |
| ·实验结果及分析 | 第43-44页 |
| ·功耗降低 | 第43-44页 |
| ·面积开销 | 第44页 |
| ·小结 | 第44-45页 |
| 第4章 功耗和面积开销间的合理权衡 | 第45-51页 |
| ·引言 | 第45页 |
| ·方法概述 | 第45-46页 |
| ·扇出锥概念 | 第46-47页 |
| ·权衡的方法 | 第47-48页 |
| ·实验结果 | 第48-50页 |
| ·功耗降低 | 第48-49页 |
| ·面积开销 | 第49页 |
| ·故障覆盖率 | 第49-50页 |
| ·小结 | 第50-51页 |
| 结论 | 第51-53页 |
| 参考文献 | 第53-58页 |
| 致谢 | 第58-59页 |
| 附录A 攻读学位期间所发表的学术论文目录 | 第59页 |
