| 摘要 | 第1-5页 |
| Abstract | 第5-8页 |
| 第1章 绪论 | 第8-14页 |
| ·课题背景 | 第8-12页 |
| ·数字电视以及数字电视机顶盒的发展概况 | 第8-9页 |
| ·数字电视信源解码芯片的发展状况 | 第9-10页 |
| ·芯片设计与SOC 设计方法学 | 第10-11页 |
| ·MPEG-2 标准简介 | 第11-12页 |
| ·课题来源 | 第12页 |
| ·研究内容及本文的结构 | 第12-14页 |
| ·研究的内容 | 第12-13页 |
| ·本文的结构 | 第13-14页 |
| 第2章 MPEG-2 标准信道解码系统介绍 | 第14-22页 |
| ·MPEG-2 的视频压缩编码技术简介 | 第14-17页 |
| ·MPEG-2 相关标准简介 | 第14-15页 |
| ·MPEG-2 系统中的编码方式 | 第15-17页 |
| ·MPEG-2 的解码过程 | 第17页 |
| ·MPEG-2 信源解码芯片的系统需求分析和设计目标 | 第17-19页 |
| ·BTV3000 中的主要模块划分 | 第19-20页 |
| ·本章小结 | 第20-22页 |
| 第3章 系统资源需求分析 | 第22-30页 |
| ·视频解码模块的整体结构设计 | 第22页 |
| ·变长码解码模块的数据流量 | 第22-23页 |
| ·运动补偿模块的系统资源需求 | 第23-26页 |
| ·运动补偿模块中数据处理时钟的计算 | 第24-25页 |
| ·运动补偿模块中总线数据流量计算 | 第25-26页 |
| ·BTV3000 主要模块对数据读写需求 | 第26-27页 |
| ·本章小结 | 第27-30页 |
| 第4章 BTV3000 中的CPU 和存储器 | 第30-42页 |
| ·BTV3000 中的CPU 核 | 第30-35页 |
| ·采用ARM 系列CPU 的原因 | 第30-31页 |
| ·CPU 选择具体分析 | 第31-33页 |
| ·高速缓冲器Cache | 第33-34页 |
| ·主控处理器和协处理器之间的结构关系 | 第34-35页 |
| ·BTV3000 中的存储器 | 第35-39页 |
| ·SDR/DDR 的容量计算 | 第35-36页 |
| ·SDR/DDR 的存储器的选择 | 第36-38页 |
| ·存储器控制模块的选择 | 第38-39页 |
| ·本章小结 | 第39-42页 |
| 第5章 BTV3000 的总线结构 | 第42-56页 |
| ·AMBA 2.0 介绍 | 第42-44页 |
| ·AHB 总线简介 | 第43-44页 |
| ·APB 总线简介 | 第44页 |
| ·AHB 总线结构设计 | 第44-48页 |
| ·AHB 的典型结构 | 第44-46页 |
| ·采用单层总线结构的解码芯片总线架构 | 第46-47页 |
| ·BTV3000 的总线结构 | 第47-48页 |
| ·总线宽度和频率设定 | 第48-50页 |
| ·总线仲裁方式的设计 | 第50-54页 |
| ·总裁方式简介 | 第50-51页 |
| ·系统总线的总裁方式设计 | 第51-53页 |
| ·数据总线的仲裁方式设计 | 第53-54页 |
| ·本章小结 | 第54-56页 |
| 第6章 SEAMLESS 环境下的软硬件协同验证 | 第56-64页 |
| ·Seamless 验证环境介绍 | 第56-57页 |
| ·BTV3000 的软硬件协同仿真环境 | 第57-60页 |
| ·工具环境 | 第57-58页 |
| ·BTV3000 的硬件配置 | 第58页 |
| ·BTV3000 的软件配置 | 第58-59页 |
| ·测试码流的组成 | 第59-60页 |
| ·仿真结果 | 第60-62页 |
| ·硬件仿真结果 | 第60页 |
| ·软件仿真结果 | 第60-61页 |
| ·总线资源占用率分析 | 第61-62页 |
| ·本章小结 | 第62-64页 |
| 结论 | 第64-66页 |
| 参考文献 | 第66-69页 |
| 攻读硕士学位期间发表的论文 | 第69-70页 |
| 致谢 | 第70页 |