摘要 | 第1-9页 |
ABSTRACT | 第9-11页 |
致谢 | 第11-20页 |
第一章 绪论 | 第20-37页 |
·研究的背景与意义 | 第20-21页 |
·SoC 测试研究基础 | 第21-31页 |
·VLSI 开发与制造测试 | 第21-23页 |
·可测性设计与扫描测试 | 第23-25页 |
·VLSI 主要测试方法 | 第25-28页 |
·SoC 设计与测试特点 | 第28-30页 |
·SoC 典型测试结构 | 第30-31页 |
·论文研究内容与贡献 | 第31-34页 |
·论文的章节安排 | 第34-35页 |
·小结 | 第35-37页 |
第二章 SoC 测试时间最小化技术现状 | 第37-50页 |
·测试数据压缩与解压技术 | 第37-40页 |
·测试激励数据压缩/解压 | 第38-40页 |
·测试响应数据压缩 | 第40页 |
·可测性设计及其优化技术 | 第40-45页 |
·芯核测试盒设计 | 第40-43页 |
·TAM 设计技术 | 第43-45页 |
·SoC 测试调度与测试结构优化 | 第45-49页 |
·测试调度技术 | 第46-47页 |
·测试盒/TAM 与调度协同优化技术 | 第47-49页 |
·小结 | 第49-50页 |
第三章 基于最佳交换递减的芯核测试链平衡划分 | 第50-65页 |
·动机和目的 | 第50-51页 |
·基本定义与问题提出 | 第51-55页 |
·基本定义 | 第51-53页 |
·芯核测试应用时间计算 | 第53-54页 |
·问题的提出 | 第54-55页 |
·相关的研究工作 | 第55-56页 |
·建议的平衡划分技术 | 第56-59页 |
·最佳交换递减算法及应用 | 第56-58页 |
·设计划分实例 | 第58-59页 |
·实验方案及实验结果 | 第59-64页 |
·建议技术的实验方案 | 第59-60页 |
·不含I/O 单元的设计结果及其比较 | 第60-62页 |
·包含I/O 扫描单元的设计结果及其比较 | 第62-64页 |
·小结 | 第64-65页 |
第四章 x-传播EPRL 编码测试数据压缩 | 第65-83页 |
·动机和目的 | 第65-66页 |
·相关的研究工作 | 第66-68页 |
·基本定义 | 第68-69页 |
·EPRL 编码方案及其应用 | 第69-74页 |
·模式关系与x 位传播 | 第69-70页 |
·EPRL 编码压缩过程描述 | 第70-72页 |
·EPRL 编码压缩实例 | 第72-74页 |
·解压结构与解压过程 | 第74-76页 |
·EPRL 编码压缩性能分析 | 第76-77页 |
·实验结果 | 第77-82页 |
·与基本PRL 技术的CR 比较 | 第78-79页 |
·与其他典型的TDC 技术的CR 比较 | 第79-81页 |
·解码器硬件开销及TR 的比较 | 第81-82页 |
·小结 | 第82-83页 |
第五章 芯核联合的SoC 测试数据压缩与应用 | 第83-98页 |
·动机和目的 | 第83-84页 |
·相关的研究工作 | 第84-85页 |
·多核联合测试数据压缩 | 第85-87页 |
·无关位传播技术回顾 | 第85-86页 |
·多核测试向量联合策略及其实现 | 第86-87页 |
·测试集联合压缩举例 | 第87页 |
·多核测试向量联合应用 | 第87-93页 |
·多核联合扫描链结构与重配置设计 | 第87-91页 |
·联合扫描与应用对降低TAT 的贡献 | 第91-92页 |
·联合测试扫描链重配置硬件开销 | 第92-93页 |
·实验结果 | 第93-97页 |
·与独立 PRL、EPRL 技术的 CR 比较 | 第93-94页 |
·与其他芯核独立测试技术的CR 比较 | 第94页 |
·芯核联合学术 SoC 的 TAT 约减 | 第94页 |
·芯核联合 ITC’02 SoC 的 TAT 约减及硬件开销 | 第94-97页 |
·小结 | 第97-98页 |
第六章 结论与进一步研究方向 | 第98-102页 |
·主要工作及其创新点 | 第98-99页 |
·进一步研究方向 | 第99-102页 |
附录A 论文工作的主要实验平台简介 | 第102-105页 |
附录B 测试盒扫描链平衡划分VC++源码 | 第105-108页 |
附录C EPRL 编解码VC++/Verilog 源码 | 第108-116页 |
参考文献 | 第116-125页 |
攻读博士学位期间发表的论文 | 第125-126页 |
攻读博士学位期间参与的科研项目 | 第126页 |
攻读博士学位期间其他成果 | 第126-127页 |