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DDR3信号完整性分析及在IMX6电路中的应用

摘要第5-6页
ABSTRACT第6-7页
第一章 绪论第10-14页
    1.1 研究背景与意义第10-11页
    1.2 国内外发展现状第11页
    1.3 课题来源及研究内容第11-12页
    1.4 本论文的组织结构第12-14页
第二章 信号完整性介绍第14-23页
    2.1 传输线理论第14-17页
        2.1.1 传输线第14-15页
        2.1.2 集总和分布系统第15-16页
        2.1.3 特性阻抗的计算第16-17页
    2.2 传输线与反射第17-20页
        2.2.1 反射形成的机理第17-18页
        2.2.2 传输线上的反射第18-19页
        2.2.3 信号的有效长度和临界长度第19-20页
    2.3 传输线与串扰第20-22页
        2.3.1 叠加第20-21页
        2.3.2 完整地平面的串扰估算第21-22页
    2.4 轨道塌陷和电磁干扰第22页
        2.4.1 轨道塌陷噪声第22页
        2.4.2 电磁干扰(EMI)第22页
    2.5 本章小结第22-23页
第三章 DDR3的信号完整性问题分析第23-45页
    3.1 DDR3介绍第23-27页
        3.1.1 DDR3简介及其特点第23-25页
        3.1.2 DDR3寻址方式第25-26页
        3.1.3 DDR3时序第26-27页
    3.2 DDR3配置第27-36页
        3.2.1 ODT功能和时序介绍第27-29页
        3.2.2 数据选通脉冲DQS第29-30页
        3.2.3 Write Leveling补偿第30-31页
        3.2.4 内存初始化配置第31-33页
        3.2.5 DDR Stress Tester软件介绍第33-36页
    3.3 DDR3布线中的信号影响因子第36-40页
        3.3.1 拐角处的阻抗和容性突变第36-37页
        3.3.2 过孔的容性突变第37-38页
        3.3.3 延迟线第38-39页
        3.3.4 封装对信号质量的影响第39-40页
    3.4 拓扑结构的对比和优化第40-44页
        3.4.1 数据线拓扑第40-41页
        3.4.2 地址/时钟/控制信号拓扑第41-42页
        3.4.3 拓扑结构的对比分析第42-43页
        3.4.4 菊花链拓扑优化第43-44页
    3.5 本章小结第44-45页
第四章 DDR3高速电路设计第45-61页
    4.1 高速电路设计方法第45-47页
        4.1.1 设计流程与方法第45-46页
        4.1.2 电路设计软件Cadence介绍第46-47页
    4.2 印制电路板约束规则第47-51页
        4.2.1 印制电路板和走线密度第47-48页
        4.2.2 多层板设计第48-49页
        4.2.3 DDR3布线规范第49页
        4.2.4 布线的长度和精度要求第49-51页
    4.3 仿真前的准备第51-52页
    4.4 DDR3数据总线仿真第52-56页
        4.4.1 传输线临界长度仿真分析第53-54页
        4.4.2 管脚寄生电容仿真分析第54-55页
        4.4.3 过孔寄生电容仿真分析第55-56页
    4.5 DDR3地址和时钟总线仿真第56-60页
        4.5.1 地址信号的仿真分析第56-58页
        4.5.2 时钟信号的仿真分析第58-60页
    4.6 本章小结第60-61页
第五章 硬件实现和测试第61-67页
    5.1 硬件原理图介绍第61-65页
        5.1.1 处理器电源管理模块第61-62页
        5.1.2 电源系统第62-64页
        5.1.3 DDR3电路第64页
        5.1.4 电路板布局第64-65页
    5.2 DDR3测试第65-66页
    5.3 本章小结第66-67页
总结与展望第67-68页
参考文献第68-71页
攻读硕士学位期间取得的研究成果第71-72页
致谢第72-73页
附件第73页

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