摘要 | 第5-6页 |
ABSTRACT | 第6-7页 |
第一章 绪论 | 第10-14页 |
1.1 研究背景与意义 | 第10-11页 |
1.2 国内外发展现状 | 第11页 |
1.3 课题来源及研究内容 | 第11-12页 |
1.4 本论文的组织结构 | 第12-14页 |
第二章 信号完整性介绍 | 第14-23页 |
2.1 传输线理论 | 第14-17页 |
2.1.1 传输线 | 第14-15页 |
2.1.2 集总和分布系统 | 第15-16页 |
2.1.3 特性阻抗的计算 | 第16-17页 |
2.2 传输线与反射 | 第17-20页 |
2.2.1 反射形成的机理 | 第17-18页 |
2.2.2 传输线上的反射 | 第18-19页 |
2.2.3 信号的有效长度和临界长度 | 第19-20页 |
2.3 传输线与串扰 | 第20-22页 |
2.3.1 叠加 | 第20-21页 |
2.3.2 完整地平面的串扰估算 | 第21-22页 |
2.4 轨道塌陷和电磁干扰 | 第22页 |
2.4.1 轨道塌陷噪声 | 第22页 |
2.4.2 电磁干扰(EMI) | 第22页 |
2.5 本章小结 | 第22-23页 |
第三章 DDR3的信号完整性问题分析 | 第23-45页 |
3.1 DDR3介绍 | 第23-27页 |
3.1.1 DDR3简介及其特点 | 第23-25页 |
3.1.2 DDR3寻址方式 | 第25-26页 |
3.1.3 DDR3时序 | 第26-27页 |
3.2 DDR3配置 | 第27-36页 |
3.2.1 ODT功能和时序介绍 | 第27-29页 |
3.2.2 数据选通脉冲DQS | 第29-30页 |
3.2.3 Write Leveling补偿 | 第30-31页 |
3.2.4 内存初始化配置 | 第31-33页 |
3.2.5 DDR Stress Tester软件介绍 | 第33-36页 |
3.3 DDR3布线中的信号影响因子 | 第36-40页 |
3.3.1 拐角处的阻抗和容性突变 | 第36-37页 |
3.3.2 过孔的容性突变 | 第37-38页 |
3.3.3 延迟线 | 第38-39页 |
3.3.4 封装对信号质量的影响 | 第39-40页 |
3.4 拓扑结构的对比和优化 | 第40-44页 |
3.4.1 数据线拓扑 | 第40-41页 |
3.4.2 地址/时钟/控制信号拓扑 | 第41-42页 |
3.4.3 拓扑结构的对比分析 | 第42-43页 |
3.4.4 菊花链拓扑优化 | 第43-44页 |
3.5 本章小结 | 第44-45页 |
第四章 DDR3高速电路设计 | 第45-61页 |
4.1 高速电路设计方法 | 第45-47页 |
4.1.1 设计流程与方法 | 第45-46页 |
4.1.2 电路设计软件Cadence介绍 | 第46-47页 |
4.2 印制电路板约束规则 | 第47-51页 |
4.2.1 印制电路板和走线密度 | 第47-48页 |
4.2.2 多层板设计 | 第48-49页 |
4.2.3 DDR3布线规范 | 第49页 |
4.2.4 布线的长度和精度要求 | 第49-51页 |
4.3 仿真前的准备 | 第51-52页 |
4.4 DDR3数据总线仿真 | 第52-56页 |
4.4.1 传输线临界长度仿真分析 | 第53-54页 |
4.4.2 管脚寄生电容仿真分析 | 第54-55页 |
4.4.3 过孔寄生电容仿真分析 | 第55-56页 |
4.5 DDR3地址和时钟总线仿真 | 第56-60页 |
4.5.1 地址信号的仿真分析 | 第56-58页 |
4.5.2 时钟信号的仿真分析 | 第58-60页 |
4.6 本章小结 | 第60-61页 |
第五章 硬件实现和测试 | 第61-67页 |
5.1 硬件原理图介绍 | 第61-65页 |
5.1.1 处理器电源管理模块 | 第61-62页 |
5.1.2 电源系统 | 第62-64页 |
5.1.3 DDR3电路 | 第64页 |
5.1.4 电路板布局 | 第64-65页 |
5.2 DDR3测试 | 第65-66页 |
5.3 本章小结 | 第66-67页 |
总结与展望 | 第67-68页 |
参考文献 | 第68-71页 |
攻读硕士学位期间取得的研究成果 | 第71-72页 |
致谢 | 第72-73页 |
附件 | 第73页 |