| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第12-16页 |
| 1.1 课题背景与意义 | 第12页 |
| 1.2 国内外研究现状 | 第12-13页 |
| 1.3 研究内容与设计指标 | 第13页 |
| 1.3.1 研究内容 | 第13页 |
| 1.3.2 设计要求 | 第13页 |
| 1.4 论文组织 | 第13-16页 |
| 第2章 UVM验证方法学原理 | 第16-26页 |
| 2.1 SystemVerilog概述 | 第16-17页 |
| 2.2 UVM原理 | 第17-25页 |
| 2.2.1 UVM的相机制 | 第19-20页 |
| 2.2.2 UVM的序列机制 | 第20-22页 |
| 2.2.3 UVM的寄存器模型 | 第22-23页 |
| 2.2.4 UVM的工厂机制 | 第23-25页 |
| 2.3 本章小结 | 第25-26页 |
| 第3章 UART模块介绍及其系统级验证分析 | 第26-36页 |
| 3.1 UART模块所在的SOPC芯片介绍 | 第26-28页 |
| 3.2 UART模块介绍 | 第28-30页 |
| 3.3 系统级验证分析 | 第30-34页 |
| 3.3.1 系统级验证的流程 | 第30-33页 |
| 3.3.2 系统级验证平台的功能特点 | 第33-34页 |
| 3.4 本章小结 | 第34-36页 |
| 第4章 UART系统级验证平台的设计 | 第36-72页 |
| 4.1 系统级验证平台架构 | 第36页 |
| 4.2 系统级验证目录 | 第36-38页 |
| 4.3 系统级验证平台组件的设计 | 第38-45页 |
| 4.3.1 系统顶层(sys_test_top)的设计 | 第38-40页 |
| 4.3.2 系统环境(sys_env)的设计 | 第40-44页 |
| 4.3.3 其他系统组件的设计 | 第44-45页 |
| 4.4 UART模块验证组件的设计与集成 | 第45-63页 |
| 4.4.1 UART模块验证组件的设计 | 第45-60页 |
| 4.4.2 UART模块验证组件的集成 | 第60-63页 |
| 4.5 软硬件交互方法 | 第63-70页 |
| 4.5.1 一般的软硬件交互方法 | 第63-66页 |
| 4.5.2 本平台采用的软硬件交互方法 | 第66-70页 |
| 4.6 本章小结 | 第70-72页 |
| 第5章 验证结果分析 | 第72-84页 |
| 5.1 系统数据通路分析 | 第72-76页 |
| 5.2 UART模块系统级验证结果分析 | 第76-82页 |
| 5.2.1 UART模块系统级验证结果分析 | 第76-81页 |
| 5.2.2 UART模块系统级验证的覆盖率收集和分析 | 第81-82页 |
| 5.3 本章小结 | 第82-84页 |
| 第6章 总结与展望 | 第84-86页 |
| 6.1 总结 | 第84页 |
| 6.2 展望 | 第84-86页 |
| 参考文献 | 第86-88页 |
| 攻读硕士学位期间发表的论文 | 第88-89页 |
| 致谢 | 第89页 |