三维叠层芯片封装的可靠性研究
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-23页 |
| 1.1 电子封装技术的发展 | 第10-11页 |
| 1.2 三维封装技术概述 | 第11-12页 |
| 1.3 叠层芯片封装 | 第12-13页 |
| 1.4 TSOP叠层芯片封装 | 第13-18页 |
| 1.4.1 TSOP封装概述 | 第13-14页 |
| 1.4.2 TSOP叠层芯片封装 | 第14-18页 |
| 1.5 封装的可靠性 | 第18-21页 |
| 1.5.1 可靠性的概念 | 第18页 |
| 1.5.2 电子封装的失效机理 | 第18-20页 |
| 1.5.3 可靠性的研究方法 | 第20-21页 |
| 1.5.4 电子封装的失效分析 | 第21页 |
| 1.6 本论文的目的和研究内容 | 第21-23页 |
| 第二章 叠层芯片封装的特点及工艺设计 | 第23-37页 |
| 2.1 晶圆减薄 | 第23-25页 |
| 2.1.1 晶圆研磨翘曲的问题和设计 | 第23-25页 |
| 2.2 晶圆切割 | 第25-28页 |
| 2.2.1 崩裂产生的原因 | 第26-27页 |
| 2.2.2 晶圆切割工艺设计 | 第27-28页 |
| 2.3 芯片贴装 | 第28-29页 |
| 2.4 引线键合 | 第29-31页 |
| 2.4.1 超低弧度引线键合 | 第30-31页 |
| 2.4.2 芯片间的引线键合技术 | 第31页 |
| 2.5 叠层芯片封装的潮敏级别 | 第31-35页 |
| 2.5.1 封装材料与潮敏级别 | 第32-34页 |
| 2.5.2 封装工艺与潮敏级别 | 第34-35页 |
| 2.5.3 产品结构的影响 | 第35页 |
| 2.6 本章小结 | 第35-37页 |
| 第三章 叠层芯片封装的工艺实施方案 | 第37-54页 |
| 3.1 叠层芯片封装工艺流程 | 第37-42页 |
| 3.2 封装材料 | 第42-46页 |
| 3.2.1 引线框架 | 第42-43页 |
| 3.2.2 贴片胶 | 第43-44页 |
| 3.2.3 塑封料 | 第44-46页 |
| 3.2.4 实验材料清单 | 第46页 |
| 3.3 封装工艺设备 | 第46-47页 |
| 3.4 制程控制计划 | 第47-49页 |
| 3.5 工艺缺陷及优化方案 | 第49-53页 |
| 3.5.1 缺陷统计 | 第49-50页 |
| 3.5.2 缺陷分析 | 第50-52页 |
| 3.5.3 工艺优化方案 | 第52-53页 |
| 3.6 本章小结 | 第53-54页 |
| 第四章 叠层芯片封装的可靠性验证及优化 | 第54-67页 |
| 4.1 可靠性验证条件 | 第55-57页 |
| 4.2 可靠性验证结果及分析 | 第57-59页 |
| 4.3 分层失效机理研究及优化 | 第59-66页 |
| 4.3.1 分层失效机理的研究 | 第59-61页 |
| 4.3.2 改善可靠性的实验研究 | 第61-66页 |
| 4.4 本章小结 | 第66-67页 |
| 第五章 总结与展望 | 第67-70页 |
| 5.1 本论文主要成果 | 第67-68页 |
| 5.2 工作的展望 | 第68-70页 |
| 致谢 | 第70-71页 |
| 参考文献 | 第71-73页 |
