| 摘要 | 第5-7页 |
| Abstract | 第7-8页 |
| 第1章 绪论 | 第15-39页 |
| 1.1 研究的背景和意义 | 第15-18页 |
| 1.2 集成电路可测性设计技术 | 第18-28页 |
| 1.2.1 故障模型 | 第18-20页 |
| 1.2.2 测试向量生成 | 第20-22页 |
| 1.2.3 扫描设计 | 第22-25页 |
| 1.2.4 内建自测试结构 | 第25-27页 |
| 1.2.5 SoC 测试结构 | 第27-28页 |
| 1.3 国内外研究现状 | 第28-36页 |
| 1.3.1 测试数据压缩的研究现状 | 第28-33页 |
| 1.3.2 低功耗测试的研究现状 | 第33-36页 |
| 1.4 论文的主要研究内容与结构 | 第36-39页 |
| 1.4.1 论文的主要研究内容 | 第36-37页 |
| 1.4.2 论文的结构 | 第37-39页 |
| 第2章 基于数据相容性的测试数据压缩方案 | 第39-56页 |
| 2.1 前言 | 第39-40页 |
| 2.2 测试数据压缩方案原理 | 第40-41页 |
| 2.3 混合相容数据块的编码方案 | 第41-47页 |
| 2.3.1 编码方案描述 | 第41-43页 |
| 2.3.2 解压电路结构 | 第43-45页 |
| 2.3.3 实验结果 | 第45-47页 |
| 2.4 采用互补相容数据块编码的测试数据压缩方案 | 第47-55页 |
| 2.4.1 编码方案描述 | 第47-50页 |
| 2.4.2 解压电路结构 | 第50-52页 |
| 2.4.3 实验结果 | 第52-55页 |
| 2.5 本章小结 | 第55-56页 |
| 第3章 基于互补对称性的 Huffman 编码压缩方案 | 第56-69页 |
| 3.1 前言 | 第56-57页 |
| 3.2 基于互补对称性的 Huffman 编码压缩方案 | 第57-64页 |
| 3.2.1 编码思想 | 第57-59页 |
| 3.2.2 无关位填充方案 | 第59-61页 |
| 3.2.3 编码方案描述 | 第61-64页 |
| 3.3 实验结果 | 第64-68页 |
| 3.4 本章小结 | 第68-69页 |
| 第4章 低功耗测试技术研究 | 第69-91页 |
| 4.1 前言 | 第69页 |
| 4.2 动态功耗分析 | 第69-74页 |
| 4.2.1 动态功耗来源 | 第70-73页 |
| 4.2.2 CMOS 电路功耗模型 | 第73-74页 |
| 4.3 基于蚁群-遗传优化算法的低功耗测试方案 | 第74-83页 |
| 4.3.1 测试功耗分析 | 第74-76页 |
| 4.3.2 测试功耗优化模型 | 第76-78页 |
| 4.3.3 算法原理 | 第78-81页 |
| 4.3.4 算法实现 | 第81-82页 |
| 4.3.5 实验结果 | 第82-83页 |
| 4.4 基于扫描链修改的低功耗测试方案 | 第83-89页 |
| 4.4.1 扫描链修改原理 | 第84-86页 |
| 4.4.2 测试结构修改和测试向量重排序 | 第86页 |
| 4.4.3 测试数据转换 | 第86-89页 |
| 4.5 实验结果 | 第89-90页 |
| 4.6 本章小结 | 第90-91页 |
| 第5章 基于扫描链调整的测试数据压缩与测试功耗协同优化 | 第91-107页 |
| 5.1 前言 | 第91-92页 |
| 5.2 研究背景 | 第92-95页 |
| 5.2.1 游程编码 | 第92-94页 |
| 5.2.2 扫描链调整 | 第94-95页 |
| 5.3 测试数据压缩与测试功耗协同优化方案 | 第95-104页 |
| 5.3.1 划分扫描单元相容组 | 第96-98页 |
| 5.3.2 扫描单元重排序 | 第98-100页 |
| 5.3.3 无关位的填充和测试向量重排序 | 第100-101页 |
| 5.3.4 扫描切片差分 | 第101-102页 |
| 5.3.5 基于 FDR 码的测试数据重编码 | 第102-104页 |
| 5.4 实验结果 | 第104-106页 |
| 5.5 本章小结 | 第106-107页 |
| 结论 | 第107-109页 |
| 参考文献 | 第109-120页 |
| 攻读学位期间发表的学术论文 | 第120-121页 |
| 致谢 | 第121页 |
