一款0.13μm芯片的时钟树综合优化与可制造性设计
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-12页 |
| 1.1 课题研究背景 | 第8-10页 |
| 1.1.1 集成电路的发展及研究现状 | 第8-9页 |
| 1.1.2 深亚微米工艺下的挑战 | 第9-10页 |
| 1.2 课题来源 | 第10页 |
| 1.3 论文主要工作及结构 | 第10-12页 |
| 第2章 时钟树综合与优化 | 第12-22页 |
| 2.1 时钟网络实现 | 第12-15页 |
| 2.1.1 时钟树基本概念 | 第12-14页 |
| 2.1.2 时钟树综合目标 | 第14页 |
| 2.1.3 时钟树综合 | 第14-15页 |
| 2.2 路径延时分析 | 第15-18页 |
| 2.2.1 互连线延时 | 第15-16页 |
| 2.2.2 逻辑单元延时 | 第16-18页 |
| 2.3 时钟树综合优化方法 | 第18-20页 |
| 2.3.1 时钟树手动优化 | 第18-19页 |
| 2.3.2 时钟树网络ECO优化 | 第19-20页 |
| 2.4 本章小结 | 第20-22页 |
| 第3章 版图可制造性设计方案 | 第22-32页 |
| 3.1 深亚微米时代的可制造性设计问题 | 第22-25页 |
| 3.1.1 CMOS闩锁 | 第22-23页 |
| 3.1.2 金属互连问题 | 第23页 |
| 3.1.3 天线效应 | 第23-24页 |
| 3.1.4 随机颗粒缺陷 | 第24页 |
| 3.1.5 版图图形密度 | 第24-25页 |
| 3.2 可制造性设计流程 | 第25-31页 |
| 3.2.1 传统数字后端设计流程 | 第25-28页 |
| 3.2.2 可制造性设计方案与流程 | 第28-31页 |
| 3.3 本章小结 | 第31-32页 |
| 第4章 一款通信芯片数字模块的数字后端设计 | 第32-54页 |
| 4.1 时钟树综合优化 | 第32-37页 |
| 4.1.1 时钟树综合手动优化 | 第32-36页 |
| 4.1.2 路径ECO优化 | 第36-37页 |
| 4.2 版图可制造性设计 | 第37-43页 |
| 4.2.1 CMOS闩锁效应的预防 | 第37-38页 |
| 4.2.2 天线效应的预防 | 第38-40页 |
| 4.2.3 叠层通孔最小区域填充 | 第40页 |
| 4.2.4 版图关键区域分析与优化 | 第40-42页 |
| 4.2.5 版图图形密度均匀性优化 | 第42-43页 |
| 4.3 通信芯片数字芯片物理实现 | 第43-53页 |
| 4.3.1 数据准备与Milkyway建库 | 第43页 |
| 4.3.2 布局规划 | 第43-44页 |
| 4.3.3 电源网络规划 | 第44-47页 |
| 4.3.5 布局 | 第47-49页 |
| 4.3.6 时钟树综合 | 第49-50页 |
| 4.3.7 自动布线 | 第50-51页 |
| 4.3.8 版图最终时序签核与物理验证 | 第51-53页 |
| 4.4 本章小结 | 第53-54页 |
| 结论 | 第54-56页 |
| 参考文献 | 第56-58页 |
| 攻读硕士学位期间发表学术论文 | 第58-60页 |
| 致谢 | 第60页 |
