低测试成本芯片的ATE和板级测试研究
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 引言 | 第6-11页 |
| 1.1 半导体的发展和制作 | 第6-7页 |
| 1.2 芯片测试的意义和成本 | 第7页 |
| 1.3 芯片测试的分类 | 第7-8页 |
| 1.4 芯片测试的平衡和发展方向 | 第8-10页 |
| 1.6 本文的工作及内容安排 | 第10-11页 |
| 第二章 芯片低成本测试设计 | 第11-40页 |
| 2.1 ATE简介 | 第11-15页 |
| 2.1.1 ATE的硬件配置 | 第11-12页 |
| 2.1.2 ATE的硬件测试成本 | 第12-13页 |
| 2.1.3 ATE的软件介绍 | 第13-15页 |
| 2.2 Mbist板级diagnosis | 第15-20页 |
| 2.2.1 Mbist简介 | 第15-16页 |
| 2.2.2 板级测试mbist | 第16-18页 |
| 2.2.3 板级diagnosis测试 | 第18-19页 |
| 2.2.4 测试结果 | 第19-20页 |
| 2.3 优化PLL测试 | 第20-26页 |
| 2.3.1 PLL结构简介 | 第20-21页 |
| 2.3.2 PLL传统测试方法 | 第21-23页 |
| 2.3.3 失效芯片的问题 | 第23页 |
| 2.3.4 新的PLL测试方法 | 第23-24页 |
| 2.3.5 测试结果 | 第24-26页 |
| 2.4 优化寄存器的配置 | 第26-29页 |
| 2.4.1 原理分析 | 第26-28页 |
| 2.4.2 测试结果 | 第28-29页 |
| 2.5 其他测试方法比较和优化 | 第29-40页 |
| 2.5.1 高速接口测试 | 第29-32页 |
| 2.5.2 ADC和DAC | 第32-35页 |
| 2.5.3 scan | 第35-37页 |
| 2.5.4 合并测试项 | 第37-40页 |
| 第三章 减少ATE测试成本 | 第40-55页 |
| 3.1 测试流程简介 | 第40-41页 |
| 3.2 ATE测试成本分析 | 第41-42页 |
| 3.3 减少测试流程 | 第42-44页 |
| 3.4 减少单位时间成本 | 第44-45页 |
| 3.5 减少测试时间 | 第45-51页 |
| 3.5.1 测试程序 | 第45-48页 |
| 3.5.2 测试项 | 第48-51页 |
| 3.5.3 优化结果和局限 | 第51页 |
| 3.6 提高测试产量 | 第51-53页 |
| 3.7 降低重复测试率 | 第53-55页 |
| 第四章 减少板级测试成本 | 第55-61页 |
| 4.1 板级测试简介 | 第55页 |
| 4.2 减少板级测试成本 | 第55-58页 |
| 4.3 总测试成本的优化 | 第58-61页 |
| 第五章 总结与展望 | 第61-62页 |
| 参考文献 | 第62-67页 |
| 致谢 | 第67-68页 |
