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数字集成电路测试压缩与时延测试技术研究

摘要第5-7页
Abstract第7-9页
第1章 绪论第16-25页
    1.1 集成电路发展概括及其对测试的影响第16-18页
    1.2 数字集成电路测试技术发展概况第18-21页
    1.3 测试面临的挑战第21-22页
    1.4 本文的主要工作及组织结构第22-25页
        1.4.1 本文的主要工作第22-23页
        1.4.2 本文的组织结构第23-25页
第2章 数字集成电路测试基本理论及方法第25-45页
    2.1 数字集成电路测试基础第25-30页
        2.1.1 测试分类第25-26页
        2.1.2 故障及故障模型第26-28页
        2.1.3 测试生成第28-29页
        2.1.4 故障模拟第29-30页
    2.2 测试压缩第30-37页
        2.2.1 基于非线性的编码压缩第31-33页
        2.2.2 基于线性解压器的压缩第33-35页
        2.2.3 基于广播的压缩第35-37页
    2.3 时延测试第37-43页
        2.3.1 时延测试应用机制第37-40页
        2.3.2 通路时延故障测试第40-41页
        2.3.3 跳变时延故障测试第41页
        2.3.4 小时延故障测试第41-43页
    2.4 小结第43-45页
第3章 基于LFSR重播种的自反馈测试方法第45-55页
    3.1 相关工作第45-47页
    3.2 分析第47-48页
    3.3 BIST测试结构第48-49页
    3.4 测试生成第49-52页
        3.4.1 LFSR重播种算法第49-50页
        3.4.2 自反馈测试生成第50-52页
    3.5 实验结果及分析第52-54页
    3.6 小结第54-55页
第4章 基于受控移位的Test-Per-Clock测试生成方法第55-67页
    4.1 相关工作第55-56页
    4.2 测试结构和原理分析第56-59页
        4.2.1 Test-Per-Clock内建自测试结构第56-57页
        4.2.2 分析第57-59页
    4.3 基于受控移位的测试生成方法第59-61页
    4.4 扫描树结构优化第61-62页
        4.4.1 扫描树设计简介第61-62页
        4.4.2 扫描树构建算法第62页
    4.5 实验结果及分析第62-66页
    4.6 小结第66-67页
第5章 基于受控移位的测试压缩扩展方法第67-77页
    5.1 基于线性移位的递进式反复测试生成方案第67-70页
        5.1.1 基本思想第67-68页
        5.1.2 测试生成方法第68-69页
        5.1.3 实验结果及分析第69-70页
    5.2 将N-Detect测试集嵌入到测试位流的方案第70-76页
        5.2.1 相关工作第71-72页
        5.2.2 测试生成方法第72-74页
        5.2.3 实验结果及分析第74-76页
    5.3 小结第76-77页
第6章 基于“冒险”检测的时延测试生成方法第77-86页
    6.1 相关工作第77-78页
    6.2 动机第78-80页
    6.3 基于“冒险”检测的时延测试生成第80-83页
        6.3.1 CDC时延测试向量生成第80-82页
        6.3.2 HDC时延测试向量生成第82-83页
    6.4 实验结果及分析第83-84页
    6.5 小结第84-86页
第7章 高效小时延故障模拟方法第86-97页
    7.1 相关工作第86-87页
    7.2 带时序信息的故障模拟第87-91页
        7.2.1 波形表达和无故障时序模拟第88-89页
        7.2.2 故障电路时序模拟第89-91页
    7.3 实例比较和可行性分析第91-93页
        7.3.1 重汇聚敏化第91-92页
        7.3.2 故障模拟比较第92页
        7.3.3 可行性分析第92-93页
    7.4 故障覆盖率统计第93页
    7.5 实验结果及分析第93-96页
    7.6 小结第96-97页
第8章 结论第97-100页
参考文献第100-114页
致谢第114-115页
附录A 攻读博士学位期间发表的论文目录第115-116页
附录B 攻读学位期间参加的科研课题第116页

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