| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 第1章 绪论 | 第9-23页 |
| 1.1 课题背景及目的和意义 | 第9-10页 |
| 1.1.1 课题背景 | 第9页 |
| 1.1.2 课题目标及意义 | 第9-10页 |
| 1.2 可测性设计技术 | 第10-17页 |
| 1.2.1 模块化测试结构 | 第10-12页 |
| 1.2.2 IEEE1500测试封装设计 | 第12-15页 |
| 1.2.3 扫描路径法 | 第15-17页 |
| 1.3 测试优化技术及其研究现状 | 第17-21页 |
| 1.3.1 DVS-MVI多核SOC测试挑战 | 第17-18页 |
| 1.3.2 IP核级测试优化技术 | 第18-21页 |
| 1.3.3 系统级测试优化技术 | 第21页 |
| 1.4 本文主要研究内容及结构 | 第21-23页 |
| 第2章 IP核扫描链封装的优化设计 | 第23-39页 |
| 2.1 引言 | 第23页 |
| 2.2 IP核扫描链平衡封装算法概述 | 第23-29页 |
| 2.2.1 一次分配算法 | 第23-27页 |
| 2.2.2 二次分配算法 | 第27-29页 |
| 2.3 基于“基准量+裕量”拆分重组的扫描链平衡算法 | 第29-34页 |
| 2.3.1 算法动机 | 第29-30页 |
| 2.3.2 IFSR算法主要思想 | 第30-33页 |
| 2.3.3 IFSR算法举例分析 | 第33-34页 |
| 2.4 实验验证及结果分析 | 第34-38页 |
| 2.4.1 ITC’02 标准测试集介绍 | 第34-35页 |
| 2.4.2 p93791标准电路实验结果及分析 | 第35-36页 |
| 2.4.3 全部标准电路实验结果及分析 | 第36-38页 |
| 2.5 本章小结 | 第38-39页 |
| 第3章 IP核测试结构的优化设计 | 第39-59页 |
| 3.1 引言 | 第39页 |
| 3.2 基于IEEE1500封装的IP核测试时间分析 | 第39-43页 |
| 3.2.1 基于DVS的IP核测试时间增加来源 | 第39-41页 |
| 3.2.2 简单的DVS-MVI多核SOC的例子分析 | 第41-43页 |
| 3.3 基于“资源复用”的IP核测试结构设计 | 第43-52页 |
| 3.3.1 测试封装结构设计 | 第44-46页 |
| 3.3.2 TAM结构设计 | 第46-47页 |
| 3.3.3 IP核工作角色与数据流 | 第47-51页 |
| 3.3.4 功能仿真验证 | 第51-52页 |
| 3.4 流水线式测试流程及数学模型 | 第52-56页 |
| 3.4.1 流水线式测试流程 | 第52-53页 |
| 3.4.2 数学模型 | 第53-56页 |
| 3.5 实验验证及结果分析 | 第56-58页 |
| 3.6 本章小结 | 第58-59页 |
| 第4章 系统级测试调度优化算法的研究 | 第59-78页 |
| 4.1 引言 | 第59页 |
| 4.2 系统级测试调度问题及差分进化算法 | 第59-65页 |
| 4.2.1 系统级测试调度问题 | 第59-63页 |
| 4.2.2 差分进化算法 | 第63-65页 |
| 4.3 基于多相位交叉操作的差分进化算法（JADE-M_AS） | 第65-70页 |
| 4.3.1 基于旋转策略的多相位叉操作 | 第65-67页 |
| 4.3.2 CEC2013测试集实验验证 | 第67-70页 |
| 4.4 基于JADE-MAS求解系统级测试调度问题 | 第70-74页 |
| 4.4.1 个体编码方式及初始化 | 第71页 |
| 4.4.2 适应度评价函数 | 第71-73页 |
| 4.4.3 算法流程 | 第73-74页 |
| 4.5 实验验证及结果分析 | 第74-77页 |
| 4.6 本章小结 | 第77-78页 |
| 结论 | 第78-80页 |
| 参考文献 | 第80-86页 |
| 攻读硕士学位期间发表的论文及其它成果 | 第86-88页 |
| 致谢 | 第88页 |
