| 摘要 | 第1-5页 |
| Abstract | 第5-6页 |
| 第一章 引言 | 第6-9页 |
| ·研究背景和目的 | 第6页 |
| ·本文主要工作 | 第6-7页 |
| ·论文的结构安排 | 第7-9页 |
| 第二章 DDR PHY简介和后端设计概述 | 第9-15页 |
| ·DDR PHY设计简介 | 第9-11页 |
| ·DDR PHY的逻辑构成 | 第9-10页 |
| ·DDR PHY的主要功能和设计架构 | 第10-11页 |
| ·数字后端流程概述 | 第11-13页 |
| ·设计工艺环境介绍 | 第13-14页 |
| ·小结 | 第14-15页 |
| 第三章 建立DDR PHY后端设计流程 | 第15-20页 |
| ·GNU MAKE的功能概述 | 第15-16页 |
| ·利用gmake建立流程架构 | 第16-18页 |
| ·后端设计流程化的优势 | 第18-19页 |
| ·小结 | 第19-20页 |
| 第四章 DDR PHY布局规划 | 第20-32页 |
| ·层次化设计方法 | 第20-23页 |
| ·设计方法分类 | 第20-21页 |
| ·时间预算 | 第21-22页 |
| ·DDR PHY层次化设计的优势 | 第22-23页 |
| ·DDR PHY的布局规划 | 第23-31页 |
| ·确定Pad个数和种类 | 第23-24页 |
| ·宏单元的布局 | 第24-25页 |
| ·Pad位置布局 | 第25-26页 |
| ·利用TCL语言做Bonding Pad的布局 | 第26-29页 |
| ·生成DDR PHY子模块 | 第29-31页 |
| ·小结 | 第31-32页 |
| 第五章 DDR PHY电源布局和优化 | 第32-41页 |
| ·减小泄漏功耗 | 第32-34页 |
| ·多阈值设计方法 | 第32-33页 |
| ·DDR PHY多阈值设计过程 | 第33-34页 |
| ·考虑电压降(IR-Drop) | 第34-39页 |
| ·65nm工艺下的电压降 | 第34-37页 |
| ·DDR PHY电源网络布局 | 第37-39页 |
| ·65nm库中的Tap单元与Tie Off单元 | 第39-40页 |
| ·小结 | 第40-41页 |
| 第六章 纳米级PR设计技术的应用 | 第41-51页 |
| ·多角落-多模式MCMM在65nm PR中的应用 | 第41-47页 |
| ·多角落-多模式与传统模型的差别 | 第41-42页 |
| ·多角落-多模式在DDR PHY的应用 | 第42-47页 |
| ·减小串扰效应 | 第47-50页 |
| ·串扰噪声的模型 | 第48-49页 |
| ·串扰噪声的预防和修复 | 第49-50页 |
| ·小结 | 第50-51页 |
| 第七章 EDA相结合的签收技术和GDS检查 | 第51-62页 |
| ·EDA工具相结合的签收(Signoff)技术 | 第51-55页 |
| ·签收(Signoff)概述 | 第51页 |
| ·自动化的签收(Signoff)技术 | 第51-53页 |
| ·DDR PHY的签收(Signoff)结果 | 第53-55页 |
| ·DRC和LVS检查 | 第55-57页 |
| ·设计规则检查(Design Rule Check) | 第55-56页 |
| ·LVS(Layout Versus Schematic)验证 | 第56-57页 |
| ·系统级仿真结果 | 第57-59页 |
| ·流片与测试结果 | 第59-61页 |
| ·测试平台搭建 | 第59页 |
| ·测试方案 | 第59-60页 |
| ·测试结果 | 第60-61页 |
| ·小结 | 第61-62页 |
| 结束语 | 第62-63页 |
| 参考文献 | 第63-64页 |
| 致谢 | 第64-65页 |