高性能微处理器IP核的静态时序分析与设计
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-13页 |
| 1.1 研究背景与意义 | 第8-9页 |
| 1.2 后端设计的国内外研究现状 | 第9-10页 |
| 1.3 论文的研究内容 | 第10-12页 |
| 1.4 论文结构 | 第12-13页 |
| 第2章 静态时序分析的概述 | 第13-20页 |
| 2.1 延时计算方法 | 第13-15页 |
| 2.2 时序路径分析方法 | 第15-18页 |
| 2.3 静态时序分析模式 | 第18-20页 |
| 第3章 时序建模 | 第20-39页 |
| 3.1 标准单元时序建模 | 第20-23页 |
| 3.1.1 Configure文件设置 | 第21页 |
| 3.1.2 仿真模型配置 | 第21页 |
| 3.1.3 结果验证机制 | 第21-23页 |
| 3.2 非标准单元时序建模 | 第23-33页 |
| 3.2.1 时序建模环境配置 | 第24-26页 |
| 3.2.2 结构识别 | 第26-30页 |
| 3.2.3 仿真验证 | 第30-33页 |
| 3.3 SRAM模块时序建模 | 第33-39页 |
| 3.3.1 SRAM时序建模流程 | 第33-37页 |
| 3.3.2 典型信号分析 | 第37-39页 |
| 第4章 静态时序分析实现 | 第39-59页 |
| 4.1 时序环境搭建和约束设置 | 第39-44页 |
| 4.1.1 STA环境配置 | 第39-40页 |
| 4.1.2 时序约束设置 | 第40-44页 |
| 4.2 时序检查及修复 | 第44-55页 |
| 4.2.1 时序修改前报告 | 第44-45页 |
| 4.2.2 违例路径修复及方法 | 第45-46页 |
| 4.2.3 建立时间优化方法 | 第46-54页 |
| 4.2.4 保持时间优化方法 | 第54-55页 |
| 4.3 时序分析覆盖率报告 | 第55-59页 |
| 第5章 形式验证实现 | 第59-61页 |
| 5.1 形式验证原理 | 第59-60页 |
| 5.2 形式验证结果分析 | 第60-61页 |
| 第6章 总结与展望 | 第61-62页 |
| 参考文献 | 第62-66页 |
| 致谢 | 第66-67页 |
| 个人简历 | 第67-68页 |
| 在校期间发表的学术论文及研究成果 | 第68页 |
